三维半导体器件
Abstract:
本公开提供了三维半导体器件。一种三维(3D)半导体器件包括在垂直方向上彼此间隔开的导电层的叠层,该叠层在连接区域中具有阶梯状部分,导电层的端部分别构成阶梯状部分的梯面。3D半导体器件还包括设置在导电层的各端部上并在其上突出的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
Public/Granted literature
Patent Agency Ranking
0/0