公开(公告)号：KR1020040048789A

公开(公告)日：2004-06-10

申请号：KR1020030013811

申请日：2003-03-05

Applicant: 한국전자통신연구원

Inventor： 이석진 ,  전현규 ,  김용선 ,  최우용 ,  안재영

IPC: H04B1/44

Abstract: PURPOSE: A method for processing a protocol through frame prediction and comparison in a TDD(Time Division Duplex) wireless communication system is provided to improve turnaround speed in a transmission and reception mode transfer. CONSTITUTION: If communication is initiated, a CPU checks whether Tx data exist(801). If Tx data exist, the CPU makes a Tx frame and transmits it(802,803). Then the CPU stores a predictive frame to be received, based on the Tx frame(804). Afterwards, if a frame is received, the CPU compares the actually received frame with the predictive frame(805). If the actually received frame is identical to the predictive frame, the CPU skips a processing procedure for the actually received frame, first transmits an associated preamble(807), and then transmits the Tx data(808).

Abstract translation: 目的：提供一种在TDD（时分双工）无线通信系统中通过帧预测和比较来处理协议的方法，以改善发送和接收模式传送中的周转速度。 构成：如果通信发起，则CPU检查是否存在Tx数据（801）。 如果Tx数据存在，则CPU进行Tx帧发送（802,803）。 然后，CPU基于Tx帧存储要接收的预测帧（804）。 之后，如果接收到帧，则CPU将实际接收到的帧与预测帧进行比较（805）。 如果实际接收到的帧与预测帧相同，则CPU跳过实际接收到的帧的处理过程，首先发送相关的前导码（807），然后发送Tx数据（808）。

公开(公告)号：KR100501900B1

公开(公告)日：2005-07-25

申请号：KR1020020082393

申请日：2002-12-23

Applicant: 한국전자통신연구원

Inventor： 김명순 ,  전현규 ,  유희정 ,  안재영

IPC: H04L12/20

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 상대적으로 저속으로 동작시킬 수 있고 버퍼의 크기를 최소화할 수 있는 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 맥 프로세서와 베이스밴드 프로세서 간의 병렬 인터페이싱 장치에 있어서, 외부로부터 입력받은 MPDU 데이터의 길이 값(전송 길이 벡터)을 저장하기 위한 전송 길이 저장 수단; 외부로부터 입력받은 전송 레이트 값(전송 레이트 벡터)을 저장하기 위한 전송 레이트 저장 수단; 상기 전송 레이트 저장 수단으로부터 전달받은 전송 레이트 값에 따라 심볼당 전송할 데이터 수를 계산하여 인에이블 신호를 발생시키기 위한 심볼당 전송 데이터 비트수 생성 수단; 상기 맥 프로세서로부터의 송신 시작 신호에 의하여 동작을 시작하여 주사용 클럭을 카운팅하기 위한 클럭 카운팅 수단; 상기 클럭 카운팅 수단에서 발생된 신호에 따라 동작하여 OFDM 심볼 하나를 출력하는데 필요한 시간 간격으로 그 값을 증가시키기 위한 심볼 카운팅 수단; 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 송신 클럭을 발생시켜 상기 맥 프로세서로 전송하기 위한 송신 클럭 발생 수단; 상기 송신 클럭 발생 수단에서 발생시킨 송신 클럭을 카운팅하기 위한 송신 클럭 카운팅 수단; 상기 송신 클럭 카운팅 수단의 결과값과 전송 벡터를 통해 상기 전송 길이 저장 수단에 예약 저장된 전송 길이(MPDU의 길이)를 비교하여, 상기 송신 클럭 발생 수단의 동작을 정지시키기 위한 비교 수단; 상기 송신 클럭 발생 수단에서 전송한 송신 클럭에 따라 상기 맥 프로세서로부터 MPDU 데이터를 병렬로 전송받아 저장하기 위한 데이터 저장 수단; 및 상기 클럭 카운팅 수단, 상기 심볼 카운팅 수단, 및 상기 심볼당 전송 데이터 비트수 생성 수단에서 발생된 신호에 따라 상기 데이터 저장 수단을 제어하되, 입력된 전송 레이트에 의해서 계산된 심볼당 전송할 데이터 수에 해당하는 구간 만큼 쓰기 가능 신호를 발생시키고, 송신 클럭이 발생하는 것과 동기를 맞춰 상기 데이터 저장수단의 입력주소가 결정되도록 제어하기 위한 데이터 저장 제어 수단을 포함함.
4. 발명의 중요한 용도
본 발명은, 베이스밴드 프로세서와 맥 프로세서를 포함하는 무선랜 시스템 등에 이용됨.

公开(公告)号：KR100441996B1

公开(公告)日：2004-07-30

申请号：KR1020010057905

申请日：2001-09-19

Applicant: 한국전자통신연구원 ,  주식회사 팬택자산관리

Inventor： 전현규 ,  이재경

IPC: G06F13/28

Abstract: PURPOSE: A device and a method for controlling a DMA(Direct Memory Access) are provided to realize the fast data transfer between the external memories having variable waiting time and connecting to a processor without a bus arbitration interface for a DMA controller through a bus. CONSTITUTION: A DMA control circuit(230) comprises a plurality of DMA control circuits(231-23n) respectively allocated to a plurality of channels. A bus arbiter(220) performs the bus arbitration between the DMA control circuits(231-23n) and the processor(100). A processor interface circuit(210) converts a memory control circuit of the processor(100) into a control signal for the bus arbitration and outputs it to the bus arbiter(220). An output signal of a bus master corresponding to the DMA control circuit(231) obtaining a bus priority according to the bus occupation status information outputted from the bus arbiter(220) is transferred to the external memory(300) by a bus controller(240).

Abstract translation: 目的：提供一种用于控制DMA（直接存储器存取）的装置和方法，以实现具有可变等待时间的外部存储器之间的快速数据传送，并且通过总线连接到没有用于DMA控制器的总线仲裁接口的处理器。 组成：DMA控制电路（230）包括分别分配给多个信道的多个DMA控制电路（231-23n）。 总线仲裁器（220）执行DMA控制电路（231-23n）和处理器（100）之间的总线仲裁。 处理器接口电路（210）将处理器（100）的存储器控​​制电路转换成用于总线仲裁的控制信号并将其输出到总线仲裁器（220）。 根据从总线仲裁器（220）输出的总线占用状态信息获得总线优先级的DMA控制电路（231）对应的总线主控器的输出信号由总线控制器（240）传送到外部存储器（300） ）。

公开(公告)号：KR1020040055554A

公开(公告)日：2004-06-26

申请号：KR1020030014777

申请日：2003-03-10

Applicant: 한국전자통신연구원

Inventor： 전현규 ,  유희정 ,  김명순 ,  안재영

IPC: H04L27/34

Abstract: PURPOSE: An apparatus and a method for determining an occupied state of a communication channel of a wireless LAN system are provided to determine easily the occupied state of the communication channel by adding a CCA generator to a modem including an energy detection circuit and an automatic gain control circuit. CONSTITUTION: A variable gain amplifier is used for amplifying received signals according to a controlled gain. A demodulator is used for demodulating the amplified signals as In-phase signals and Quadrature signals. An A/D converter is used for converting the demodulated signals to digital signals. An energy detector(24) is used for detecting the signals having the effective power from the digital signals. An automatic gain controller(25) is used for controlling the gain of the variable gain amplifier in order to add proper levels to the detected signals. A CCA generator(27) is used for comparing the output power of the detected signals with a threshold value and outputting a channel-occupied state signal.

Abstract translation: 目的：提供一种用于确定无线LAN系统的通信信道的占用状态的装置和方法，用于通过将CCA发生器添加到包括能量检测电路和自动增益的调制解调器来容易地确定通信信道的占用状态 控制电路。 构成：可变增益放大器用于根据受控增益放大接收信号。 解调器用于将放大的信号解调为同相信号和正交信号。 A / D转换器用于将解调信号转换成数字信号。 能量检测器（24）用于从数字信号中检测具有有效功率的信号。 自动增益控制器（25）用于控制可变增益放大器的增益，以便为检测到的信号增加适当的电平。 CCA发生器（27）用于将检测信号的输出功率与阈值进行比较，并输出信道占用状态信号。

公开(公告)号：KR100552670B1

公开(公告)日：2006-02-20

申请号：KR1020030013804

申请日：2003-03-05

Applicant: 한국전자통신연구원

Inventor： 전현규 ,  유희정 ,  김명순 ,  안재영

IPC: H04B7/005

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 무선통신 시스템의 자동 이득 조절 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 버스트 모드로 동작하는 직교 주파수 분할 다중방식 등을 이용한 무선통신 시스템에서 초기신호(동위상 신호와 직교위상 신호)를 복조하여 디지털화한 후, 1 차 및 2 차에 걸쳐 상기 디지털화된 초기신호의 최대치 샘플 수에 따른 이득 조절값을 저장하고 있는 1 차 이득 계수 메모리와 2 차 이득 계수 메모리를 이용하여 1 차 이득 조절값과 2 차 이득 조절값을 결정하여 이득을 조절하는 무선통신 시스템의 자동 이득 조절 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 무선통신 시스템의 자동 이득 조절 장치에 있어서, 동위상(I) 신호와 디지털 직교위상(Q) 신호의 전력을 측정한 후 측정한 전력값이 임계치를 초과함에 따라 에너지 검파신호를 발생시키기 위한 에너지 검파수단; 및 상기 에너지 검파수단으로부터의 에너지 검파신호에 따라 상기 디지털 동위상 신호와 디지털 직교위상 신호의 샘플 수를 카운팅하고, 카운팅된 샘플 수가 소정 범위내에 포함되면 이득 조절 활성화 신호를 발생시키며, 상기 이득 조절 활성화 신호에 따라 소정의 훈련구간에서 디지털 동위상 신호와 디지털 직교위상 신호가 최대치를 가리키는 회수를 카운팅한 후 기 저장하고 있는 최대치 샘플 수에 따른 이득 조절값을 이용하여 이득 조절 신호를 발생시켜 이득을 조절하기 위한 자동 이득 조절수단을 포함함.
4. 발명의 중요한 용도
본 발명은 무선통신 시스템 등에 이용됨.
이득조절, 직교 주파수 분할 다중(OFDM), 훈련구간, 샘플 수, 최대치, 이득계수 테이블

公开(公告)号：KR100489889B1

公开(公告)日：2005-05-17

申请号：KR1020030014777

申请日：2003-03-10

Applicant: 한국전자통신연구원

Inventor： 전현규 ,  유희정 ,  김명순 ,  안재영

IPC: H04L27/34

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 하나의 무선 통신 채널을 다수의 단말기가 공유할 때 채널 점유 요구가 서로 충돌되지 않도록 미리 채널의 점유 상태를 확인하는 장치에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
무선 채널을 공유하는 무선랜 시스템에서 IEEE 802.11a 표준에 부합하는 직교주파수 다중 분할방식의 통신 채널의 점유 상태를 판단하는 장치 및 그 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 직교주파수 분할 다중 시스템의 채널 점유 상태를 판단하는 장치에 있어서, 조절된 이득에 따라 수신신호를 증폭하는 가변이득증폭부, 상기 증폭된 신호를 동위상(I)신호, 직교위상(Q)신호로 복조하는 복조부, 상기 복조된 신호를 디지털신호로 변환하는 A/D변환부, 상기 디지털 변환된 신호에 대하여 유효한 전력을 갖는 신호만을 검파하는 에너지검파부, 상기 검파된 신호가 적정 레벨을 갖도록 상기 가변이득증폭부의 이득을 조절하는 자동이득조절부 및 상기 에너지검파부에 의해 검파된 신호의 출력 전력과 소정의 임계값을 비교한 결과에 근거하여 채널점유 상태신호를 출력하는 CCA발생부를 포함함.
4. 발명의 중요한 용도
본 발명은 무선랜 시스템 등에 이용됨.

Abstract translation: 目的：提供一种用于确定无线LAN系统的通信信道的占用状态的装置和方法，用于通过将CCA发生器添加到包括能量检测电路和自动增益的调制解调器来容易地确定通信信道的占用状态 控制电路。 构成：可变增益放大器用于根据受控增益放大接收信号。 解调器用于将放大的信号解调为同相信号和正交信号。 A / D转换器用于将解调信号转换成数字信号。 能量检测器（24）用于从数字信号中检测具有有效功率的信号。 自动增益控制器（25）用于控制可变增益放大器的增益，以便为检测到的信号增加适当的电平。 CCA发生器（27）用于将检测信号的输出功率与阈值进行比较，并输出信道占用状态信号。

公开(公告)号：KR1020040055551A

公开(公告)日：2004-06-26

申请号：KR1020030013804

申请日：2003-03-05

Applicant: 한국전자통신연구원

Inventor： 전현규 ,  유희정 ,  김명순 ,  안재영

IPC: H04B7/005

CPC classification number: H04W52/52 ,  H04W52/367

Abstract: PURPOSE: An automatic gain control apparatus of a wireless communication system and a method therefor are provided to determine a suitable gain of a variable gain amplifier in a digital region of a short train interval and converge the gain within a given time to normally operate a system. CONSTITUTION: A demodulator demodulates an in-phase signal and a quadrature phase signal received from a variable gain amplifier(601). The in-phase signal is converted into a digital in-phase signal and the quadrature phase signal is converted into a digital quadrature phase signal(602). The number of samples indicating a maximum value of the digital in-phase signal and digital quadrature phase signal in a section where the sample number of the digital in-phase signal and the digital quadrature phase signal is 1 to 32 is counted to generate the first gain control signal, and the number of samples indicating a maximum value of the digital in-phase signal and the digital quadrature phase signal in a section where the number of samples of the digital in-phase signal and the digital quadrature phase signal is 33 to 96 is counted to generate the second gain control signal(603). A digital-analog converter converts the gain control signal outputted from an automatic gain controller into an analog gain control signal(604). The variable gain amplifier controls a gain by using the analog gain control signal(605).

Abstract translation: 目的：提供一种无线通信系统的自动增益控制装置及其方法，用于在短列车间隔的数字区域中确定可变增益放大器的合适增益，并在给定时间内收敛增益以正常操作系统 。 构成：解调器解调从可变增益放大器（601）接收的同相信号和正交相位信号。 同相信号被转换成数字同相信号，正交相位信号被转换为数字正交相位信号（602）。 计数表示数字同相信号和数字正交相位信号的采样数为1〜32的部分中的数字同相信号和数字正交相位信号的最大值的样本数，以产生第一 增益控制信号，以及表示数字同相信号和数字正交相位信号的最大值的采样数，其中数字同相信号和数字正交相位信号的样本数为33〜 96被计数以产生第二增益控制信号（603）。 数模转换器将从自动增益控制器输出的增益控制信号转换为模拟增益控制信号（604）。 可变增益放大器通过使用模拟增益控制信号来控制增益（605）。

公开(公告)号：KR100494874B1

公开(公告)日：2005-06-14

申请号：KR1020030013811

申请日：2003-03-05

Applicant: 한국전자통신연구원

Inventor： 이석진 ,  전현규 ,  김용선 ,  최우용 ,  안재영

IPC: H04B1/44

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 시분할 이중 통신방식(TDD : Time Division Duplex)의 무선통신 시스템에서 프레임 예측 및 비교를 통한 프로토콜 처리 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 송수신 모드 전환시 초기 반응속도의 향상을 위해 프레임 예측 및 비교를 통해 무선통신 프로토콜을 처리하는 시분할 이중 통신방식의 무선통신 시스템에서 프레임 예측 및 비교를 통한 프로토콜 처리 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 반응지연시간을 줄이기 위해 송신 데이터를 기준으로 수신 데이터를 예측하여 저장하는 제 1 단계; 상기한 송신 데이터에 대응하는 실제의 데이터를 수신하는 제 2 단계; 저장되어 있는 상기 수신 예측 데이터를 상기 수신 데이터와 비교하여 해당하는 수신 예측 데이터를 파악하는 제 3 단계; 및 주어진 송신시간에 상기 수신 데이터에 해당하는 상기 수신 예측 데이터를 바탕으로 준비된 송신 예측 데이터를 송출하는 제 4 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 시분할 이중 통신방식의 무선통신 서비스 등에 이용됨.

公开(公告)号：KR1020040056412A

公开(公告)日：2004-07-01

申请号：KR1020020082393

申请日：2002-12-23

Applicant: 한국전자통신연구원

Inventor： 김명순 ,  전현규 ,  유희정 ,  안재영

IPC: H04L12/20

CPC classification number: H03K5/135 ,  H04L7/0008

Abstract: PURPOSE: A parallel interfacing apparatus between a MAC(Media Access Control) processor and a baseband processor and a method therefor are provided to perform a relatively low speed and minimize a size of a buffer. CONSTITUTION: A transmission length register(404) stores an overall length value of MPDU(Mac Protocol Data Unit) data received from outside. A transmission rate register(401) stores a transmission rate value received from outside. An NDBPS(Number of Data Bits Per Symbol) generator(402) calculates NDBPS by using the transmission rate value and generates an enable signal to a transmission clock generator(407) and a memory controller(406). A clock counter(403) counts scanning clocks. A symbol counter(405) increases a value at time intervals required for outputting one OFDM(Orthogonal Frequency Division Multiplexing) symbol. A transmission clock generator(407) generates a transmission clock and transmits it to a MAC processor. A transmission clock counter(410) counts transmission clocks. A comparator(408) compares a value of the transmission clock counter and a value of the transmission length register(404) and stops operation of the transmission clock generator(407). A memory unit(409) receives MPDU data in parallel from the MAC processor. A memory controller(406) controls the memory unit(409).

Abstract translation: 目的：提供MAC（媒体访问控制）处理器和基带处理器之间的并行接口装置及其方法，以执行相对较低的速度并最小化缓冲器的大小。 构成：传输长度寄存器（404）存储从外部接收的MPDU（Mac协议数据单元）的总长度值。 传输速率寄存器（401）存储从外部接收的传输速率值。 NDBPS（每符号数据位数）生成器（402）通过使用传输速率值计算NDBPS，并向传输时钟发生器（407）和存储器控制器（406）产生使能信号。 时钟计数器（403）对扫描时钟进行计数。 符号计数器（405）以输出一个OFDM（正交频分复用）符号所需的时间间隔增加值。 传输时钟发生器（407）生成传输时钟并将其发送到MAC处理器。 传输时钟计数器（410）对传输时钟进行计数。 比较器（408）比较传输时钟计数器的值和发送长度寄存器（404）的值，并停止传输时钟发生器（407）的操作。 存储单元（409）从MAC处理器并行接收MPDU数据。 存储器控制器（406）控制存储器单元（409）。

公开(公告)号：KR1020030025018A

公开(公告)日：2003-03-28

申请号：KR1020010057905

申请日：2001-09-19

Applicant: 한국전자통신연구원 ,  주식회사 팬택자산관리

Inventor： 전현규 ,  이재경

IPC: G06F13/28

Abstract: PURPOSE: A device and a method for controlling a DMA(Direct Memory Access) are provided to realize the fast data transfer between the external memories having variable waiting time and connecting to a processor without a bus arbitration interface for a DMA controller through a bus. CONSTITUTION: A DMA control circuit(230) comprises a plurality of DMA control circuits(231-23n) respectively allocated to a plurality of channels. A bus arbiter(220) performs the bus arbitration between the DMA control circuits(231-23n) and the processor(100). A processor interface circuit(210) converts a memory control circuit of the processor(100) into a control signal for the bus arbitration and outputs it to the bus arbiter(220). An output signal of a bus master corresponding to the DMA control circuit(231) obtaining a bus priority according to the bus occupation status information outputted from the bus arbiter(220) is transferred to the external memory(300) by a bus controller(240).

Abstract translation: 目的：提供一种用于控制DMA（直接存储器访问）的设备和方法，以实现具有可变等待时间的外部存储器之间的快速数据传输并且连接到处理器，而无需通过总线的DMA控制器的总线仲裁接口。 构成：DMA控制电路（230）包括分别分配给多个通道的多个DMA控制电路（231-23n）。 总线仲裁器（220）在DMA控制电路（231-23n）和处理器（100）之间执行总线仲裁。 处理器接口电路（210）将处理器（100）的存储器控​​制电路转换成用于总线仲裁的控制信号，并将其输出到总线仲裁器（220）。 根据从总线仲裁器（220）输出的总线占用状态信息获得总线优先级的与DMA控制电路（231）对应的总线主机的输出信号通过总线控制器（240）传送到外部存储器 ）。