公开(公告)号：DE112013001809T5

公开(公告)日：2014-12-11

申请号：DE112013001809

申请日：2013-01-07

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F9/455

Abstract: Ein Verfahren, ein System und ein Computerprogrammprodukt zum Verwenden eines feldprogrammierbaren Gate-Arrays (FPGA) werden offenbart, um den Betrieb einer Testeinheit (DUT) zu simulieren. Die DUT beinhaltet einen Einheitenspeicher, der eine Anzahl von Eingabeanschlüssen aufweist, und das FPGA ist einem Zielspeicher zugehörig, der eine zweite Anzahl von Eingabeanschlüssen aufweist, wobei die zweite Anzahl geringer als die erste Anzahl ist. Bei einer Ausführungsform wird ein bestimmter Satz von Eingaben auf den Einheitenspeicher bei einer Frequenz Fd und in einem definierten Zeitzyklus angewandt, und der bestimmte Satz von Eingaben wird auf den Zielspeicher bei einer Frequenz Ft angewandt. Ft ist größer als FD, und die Zyklusgenauigkeit wird zwischen dem Einheitenspeicher und dem Zielspeicher aufrechterhalten. Bei einer Ausführungsform wird ein zyklusgenaues Modell des DUT-Speichers durch Trennen des Schnittstellenprotokolls des DUT-Speichers von dem Speicher-Array des Zielspeichers erstellt.

公开(公告)号：DE112013000758B4

公开(公告)日：2019-09-26

申请号：DE112013000758

申请日：2013-03-19

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50

Abstract: Verfahren zum Erzeugen von Taktsignalen für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger, der zum Simulieren von Operationen einer zu prüfenden Einheit (DUT) verwendet wird, wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Frequenzen erzeugen, wobei diese mehreren Einheiten-Frequenzen ein definiertes Frequenzverhältnis aufweisen, wobei das Verfahren aufweist:Zuordnen der Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger, wobei der auf FPGA gestützte Hardware-Beschleuniger mehrere Beschleuniger-Taktgeber enthält, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-gestützten Hardware-Beschleunigers erzeugen, um die Operationen der DUT zu simulieren; undErzeugen von Beschleuniger-Taktsignalen des FPGA-gestützten Hardware-Beschleunigers bei mehreren Beschleuniger-Frequenzen, wobei diese mehreren Beschleuniger-Frequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten.

公开(公告)号：GB2515421A

公开(公告)日：2014-12-24

申请号：GB201416778

申请日：2013-01-07

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50 ,  G06F9/455

Abstract: A method, system and computer program product are disclosed for using a Field Programmable Gate Array (FPGA) to simulate operations of a device under test (DUT). The DUT includes a device memory having a number of input ports, and the FPGA is associated with a target memory having a second number of input ports, the second number being less than the first number. In one embodiment, a given set of inputs is applied to the device memory at a frequency Fd and in a defined cycle of time, and the given set of inputs is applied to the target memory at a frequency Ft. Ft is greater than Fd and cycle accuracy is maintained between the device memory and the target memory. In an embodiment, a cycle accurate model of the DUT memory is created by separating the DUT memory interface protocol from the target memory storage array.

公开(公告)号：DE112013000758T5

公开(公告)日：2014-12-18

申请号：DE112013000758

申请日：2013-03-19

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50

Abstract: Ein Verfahren, ein System und ein Computerprogrammprodukt werden zum Erzeugen von Taktsignalen für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger beschrieben, der zum Simulieren von Operationen einer zu prüfenden Einheit (device-under-test, DUT) verwendet wird. Bei einer Ausführungsform enthält die DUT mehrere Einheiten-Taktgeber, die mehrere Einheiten-Taktsignale bei mehreren Frequenzen und bei einem definierten Frequenzverhältnis erzeugen; und der FPGA-Hardware-Beschleuniger enthält mehrere Beschleuniger-Taktgeber, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-Hardware-Beschleuniger erzeugen, um die Operationen der DUT zu simulieren. Bei einer Ausführungsform werden Operationen der DUT dem FPGA-Hardware-Beschleuniger zugeordnet und die Beschleuniger-Taktsignale werden bei mehreren Frequenzen und bei dem definierter Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber erzeugt, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-Hardware-Beschleuniger aufrechtzuerhalten. Bei einer Ausführungsform kann der FPGA-Hardware-Beschleuniger zum Steuern der Frequenzen der mehreren Einheiten-Taktgeber verwendet werden.

公开(公告)号：GB2514503A

公开(公告)日：2014-11-26

申请号：GB201415050

申请日：2013-03-19

Applicant: IBM

Inventor： ASAAD SAMEH W ,  KAPUR MOHIT

IPC: G06F17/50

Abstract: A method, system and computer program product are disclosed for generating clock signals for a cycle accurate FPGA based hardware accelerator used to simulate operations of a device-under-test (DUT). In one embodiment, the DUT includes multiple device clocks generating multiple device clock signals at multiple frequencies and at a defined frequency ratio; and the FPG hardware accelerator includes multiple accelerator clocks generating multiple accelerator clock signals to operate the FPGA hardware accelerator to simulate the operations of the DUT. In one embodiment, operations of the DUT are mapped to the FPGA hardware accelerator, and the accelerator clock signals are generated at multiple frequencies and at the defined frequency ratio of the frequencies of the multiple device clocks, to maintain cycle accuracy between the DUT and the FPGA hardware accelerator. In an embodiment, the FPGA hardware accelerator may be used to control the frequencies of the multiple device clocks.