公开(公告)号：CA1291269C

公开(公告)日：1991-10-22

申请号：CA556026

申请日：1988-01-07

Applicant: IBM

Inventor： ASH KEVIN J ,  DERENBURGER JACK H ,  PARSONS RAYMOND L

IPC: G01R31/28 ,  G06F11/00 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02 ,  G11C29/10 ,  G11C29/18 ,  G11C29/42

Abstract: A memory may contain a large number of bytes of data perhaps as many as 256 megabytes in a typical large memory structure. An error correcting code algorithm may be used to identify failing memory modules in a memory system. In a particular embodiment, a number of spares may be provided on each memory card allowing a predetermined number of defective array modules to be replaced in a storage word. With double bit correction provided by the error correcting code logic, a number of bits can be corrected on a card or a larger number of bits can be corrected on a card pair, where the larger number of bits is somewhat less than double the number of bits which can be corrected on a single card. The address test in accordance with the present invention then produces a pattern that will create a difference greater than that larger number of bits between the data stored in a storage location under test and any address that could be accessed by an address line failure. The method according to the present invention predicts the effect of an address line failure external to the array modules and internal to a card pair and then tests to see if a failure has occurred. The address test does not declare an address failure until a predetermined number of bit failures on a card is found. The test is valid for single and multiple address line failures. Since only one address bit is changed for each path through the test other failing address lines will not be detected until the path with those failing address bits are tested. Thus, even with multiple address line failure the two addresses that are stored to and fetched from are the only one address bit apart. TU986-012

公开(公告)号：DE102013200032B4

公开(公告)日：2021-06-02

申请号：DE102013200032

申请日：2013-01-03

Applicant: IBM

Inventor： ASH KEVIN J ,  BENHASE MICHAEL T ,  GUPTA LOKESH M

IPC: G06F12/08 ,  G06F13/00

Abstract: Computerprogrammprodukt zum Verwalten von Daten in einem Cachespeicher-System (4), das einen ersten Cachespeicher (14), einen zweiten Cachespeicher (18) und ein Speichersystem (10) aufweist, wobei das Computerprogrammprodukt ein nichtflüchtiges computerlesbares Speichermedium aufweist, das darin verkörperten computerlesbaren Programmcode aufweist, der ausgeführt wird, um Funktionen auszuführen, wobei die Funktionen aufweisen:Ermitteln einer Speicherspur (280), die von dem ersten Cachespeicher in den zweiten Cachespeicher herabzustufen ist, wobei die Speicherspur eine partielle Speicherspur aufweist, die Daten für weniger als alle Sektoren der Speicherspur enthält, wobei die Speicherspur in dem ersten Cachespeicher einer Speicherspur in dem Speichersystem entspricht und aus einer Vielzahl von Sektoren besteht;Ermitteln (282), ob der zweite Cachespeicher eine veraltete Version der Speicherspur enthält, die aus dem ersten Cachespeicher herabgestuft wird;als Antwort auf das Feststellen (282), dass der zweite Cachespeicher eine veraltete Version der Speicherspur enthält, Ermitteln (294), ob die veraltete Version der Speicherspur Daten für keine Daten enthaltende Speicherspursektoren der Speicherspur enthält, die aus dem ersten Cachespeicher herabgestuft wird;Verknüpfen (296) der Daten für die Sektoren aus der Speicherspur, die aus dem ersten Cachespeicher herabgestuft wurde, mit den Daten für die Speicherspursektoren aus der veralteten Version, welche Daten für die keine Daten enthaltenden Speicherspursektoren der Speicherspur enthält (294), die aus dem ersten Cachespeicher herabgestuft wird, zu einer ersten neuen Version der Speicherspur;Schreiben (298) der ersten neuen Version der Speicherspur in den zweiten Cachespeicher; undSchreiben (284) der partiellen Speicherspur, die aus dem ersten Cachespeicher herabgestuft wird, in eine zweite neue Version der Speicherspur in dem zweiten Cache als Antwort auf das Feststellen (282), dass der zweite Cachespeicher die veraltete Version nicht enthält, wobei die zweite neue Version der Speicherspur Daten der partiellen Speicherspur in nicht leeren Speicherspursektoren hat und leere Speicherspursektoren enthält, um Daten für weniger als alle Sektoren der Speicherspur zu enthalten.

公开(公告)号：CA2780220A1

公开(公告)日：2011-08-04

申请号：CA2780220

申请日：2011-01-05

Applicant: IBM

Inventor： GUPTA LOKESH M ,  ASH KEVIN J

IPC: G06F12/08

Abstract: Method, system, and computer program product embodiments for facilitating data transfer from a write cache and NVS via a device adapter to a pool of storage devices by a processor or processors are provided. The processor(s) adaptively varies the destage rate based on the current occupancy of the NVS for a particular storage device and stage activity related to that storage device. The stage activity includes one or more of the storage device stage activity, device adapter stage activity, device adapter utilized bandwidth and the read/write speed of the storage device. These factors are generally associated with read response time in the event of a cache miss and not ordinarily associated with dynamic management of the destage rate. This combination maintains the desired overall occupancy of the NVS while improving response time performance.

公开(公告)号：CA2780220C

公开(公告)日：2018-03-13

申请号：CA2780220

申请日：2011-01-05

Applicant: IBM

Inventor： GUPTA LOKESH M ,  ASH KEVIN J

IPC: G06F12/0804 ,  G06F12/0868

Abstract: Method, system, and computer program product embodiments for facilitating data transfer from a write cache and NVS via a device adapter to a pool of storage devices by a processor or processors are provided. The processor(s) adaptively varies the destage rate based on the current occupancy of the NVS for a particular storage device and stage activity related to that storage device. The stage activity includes one or more of the storage device stage activity, device adapter stage activity, device adapter utilized bandwidth and the read/write speed of the storage device. These factors are generally associated with read response time in the event of a cache miss and not ordinarily associated with dynamic management of the destage rate. This combination maintains the desired overall occupancy of the NVS while improving response time performance.

公开(公告)号：DE102013200032A1

公开(公告)日：2013-07-18

申请号：DE102013200032

申请日：2013-01-03

Applicant: IBM

Inventor： ASH KEVIN J ,  BENHASE MICHAEL T ,  GUPTA LOKESH M

IPC: G06F12/08

Abstract: Durchgeführt wird eine Ermittlung einer Speicherspur, die von dem ersten Cachespeicher in den zweiten Cachespeicher herabzustufen ist, wobei die Speicherspur in dem ersten Cachespeicher einer Speicherspur im Speichersystem entspricht und aus einer Vielzahl von Sektoren besteht. Als Antwort auf ein Feststellen, dass der zweite Cachespeicher eine veraltete Version der Speicherspur enthält, die aus dem ersten Cachespeicher herabgestuft wurde, wird eine Ermittlung durchgeführt, ob die veraltete Version der Speicherspur Speicherspursektoren enthält die nicht in der Speicherspur enthalten sind, die aus dem ersten Cachespeicher herabgestuft wird. Die Sektoren aus der Speicherspur, die aus dem ersten Cachespeicher herabgestuft wurde, werden mit Sektoren aus der veralteten Version der Speicherspur, welche nicht in der Speicherspur enthalten sind, die aus dem ersten Cachespeicher herabgestuft wird, zu einer neuen Version der Speicherspur verknüpft. Die neue Version der Speicherspur wird in den zweiten Cachespeicher geschrieben.

公开(公告)号：DE112018003133T5

公开(公告)日：2020-03-05

申请号：DE112018003133

申请日：2018-08-10

Applicant: IBM

Inventor： GUPTA LOKESH ,  ASH KEVIN J ,  ANDERSON KYLER

IPC: G06F12/08

Abstract: Eine Liste einer ersten Art von Spuren in einem Zwischenspeicher wird erzeugt. Eine Liste einer zweiten Art von Spuren in dem Zwischenspeicher wird erzeugt, wobei E/A-Operationen bei der ersten Art von Spuren relativ schneller abgeschlossen werden als bei der zweiten Art von Spuren. Es wird ermittelt, ob eine Spur in der Liste der ersten Art von Spuren oder in der Liste der zweiten Art von Spuren herabzustufen ist.

公开(公告)号：BR8800244A

公开(公告)日：1988-08-30

申请号：BR8800244

申请日：1988-01-25

Applicant: IBM

Inventor： ASH KEVIN J ,  DERENBURGER JACK H ,  PARSONS RAYMOND L

IPC: G01R31/28 ,  G06F11/00 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02 ,  G11C29/10 ,  G11C29/18 ,  G11C29/42 ,  G06F12/00

Abstract: A memory may contain a large number of bytes of data perhaps as many as 256 megabytes in a typical large memory structure. An error correcting code algorithm may be used to identify failing memory modules in a memory system. In a particular embodiment, a number of spares may be provided on each memory card allowing a predetermined number of defective array modules to be replaced in a storage word. With double bit correction provided by the error correcting code logic, a number of bits can be corrected on a card or a larger number of bits can be corrected on a card pair, where the larger number of bits is somewhat less than double the number of bits which can be corrected on a single card. The address test in accordance with the present invention then produces a pattern that will create a difference greater than that larger number of bits between the data stored in a storage location under test and any address that could be accessed by an address line failure. The method according to the present invention predicts the effect of an address line failure external to the array modules and internal to a card pair and then tests to see if a failure has occurred. The address test does not declare an address failure until a predetermined number of bit failures on a card is found. The test is valid for single and multiple address line failures. Since only one address bit is changed for each path through the test other failing address lines will not be detected until the path with those failing address bits are tested. Thus, even with multiple address line failure the two addresses that are stored to and fetched from are the only one address bit apart.