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    High-speed serial data signal receiver circuitry
    91.
    发明专利
    High-speed serial data signal receiver circuitry 有权
    高速串行数据信号接收电路

    公开(公告)号：JP2013251916A

    公开(公告)日：2013-12-12

    申请号：JP2013161153

    申请日：2013-08-02

    Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

    Inventor： DING WEIQI ,  LIU MENGCHI ,  WONG WILSON ,  SHUMARAYEV SERGEY

    IPC: H04L25/03 ,  H04B3/04

    CPC classification number: H04L25/03878 ,  H04L7/0054

    Abstract: PROBLEM TO BE SOLVED: To provide preferable and efficient data conversion processes between a high-speed serial data format and a parallel data format.SOLUTION: Receiver circuitry for receiving a high-speed serial data signal having a serial bit rate in the range of about 10 Gbps includes a two-stage continuous-time linear equalizer having only two stages connected in series. Each of the stages has a DC gain parameter which is variable, and a pole and/or a zero whose locations are variable in terms of the frequency. The DC gain parameter and the pole and/or zero locations of each stage are variable by programs.

    Abstract translation: 要解决的问题：提供高速串行数据格式和并行数据格式之间优选和有效的数据转换处理。解决方案：接收电路，用于接收串行比特率在大约的范围内的高速串行数据信号 10Gbps包括仅具有串联连接的两级的两级连续时间线性均衡器。 每个级具有可变的DC增益参数，以及位置在频率方面可变的极点和/或零点。 每个阶段的直流增益参数和极点和/或零点位置都可以通过程序进行变化。

    Configuration of programmable device using high-level language
    94.
    发明专利
    Configuration of programmable device using high-level language 审中-公开
    使用高级语言配置可编程设备

    公开(公告)号：JP2013164847A

    公开(公告)日：2013-08-22

    申请号：JP2013022168

    申请日：2013-02-07

    Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

    Inventor： DORIS TZU-LANG CHEN ,  DESHANAND SINGH

    IPC: G06F17/50 ,  G06F9/45

    CPC classification number: G06F17/5054 ,  G06F2217/66

    Abstract: PROBLEM TO BE SOLVED: To provide a method of configuring a programmable integrated circuit device using a high-level language.SOLUTION: The method includes: compiling a plurality of virtual programmable devices from description in a high-level language; receiving description of a user configuration for a programmable integrated circuit device in the high-level language; parsing the user configuration using a programming processor; selecting, as a result of the parsing, one of the compiled virtual programmable devices; instantiating the one of the compiled virtual programmable devices on the programmable integrated circuit device; and configuring the instantiated one of the compiled virtual programmable devices with the user configuration.

    Abstract translation: 要解决的问题：提供使用高级语言配置可编程集成电路器件的方法。解决方案：该方法包括：从高级语言的描述中编译多个虚拟可编程器件; 以高级语言接收用于可编程集成电路设备的用户配置的描述; 使用编程处理器解析用户配置; 作为解析的结果，选择编译的虚拟可编程设备之一; 在可编程集成电路设备上实例化编译的虚拟可编程器件之一; 以及用所述用户配置来配置所述经编译的虚拟可编程设备中的所述实例化的一个。

    Memory element having a soft error upset insensitivity
    95.
    发明专利
    Memory element having a soft error upset insensitivity 审中-公开

    公开(公告)号：JP2013524396A

    公开(公告)日：2013-06-17

    申请号：JP2013502742

    申请日：2011-03-29

    Applicant: アルテラ コーポレイションAltera Corporation

    Inventor： トーマス エイチ． ホワイト，

    IPC: G11C11/41 ,  G11C11/412

    CPC classification number: G11C7/02 ,  G11C11/4125 ,  G11C11/419

    Abstract: メモリセルを伴う集積回路が提供される。 メモリセルは、リング構成に接続される４つのインバータ型回路と、４つの対応するストレージノードとを有し得る。 ４つのインバータ型回路は、メモリセルのストレージ部分を形成し得る。 インバータ型回路のうちのいくつかは、プルアップおよびプルダウンパス内にトライステートトランジスタを有し得る。 トライステートトランジスタは、アドレス信号によって制御され得る。 アドレスおよびアクセストランジスタは、ストレージノードのうちのいくつかとデータラインとの間に結合され得る。 アドレスおよびアクセストランジスタは、メモリセルを読み取り、およびそれに書き込むために使用され得る。

    Efficient processor and associated method
    97.
    发明专利
    Efficient processor and associated method 有权

    公开(公告)号：JP2013519137A

    公开(公告)日：2013-05-23

    申请号：JP2012551376

    申请日：2011-01-31

    Applicant: アルテラ コーポレイションAltera Corporation

    Inventor： スティーブン ペリー，

    IPC: G06F9/22 ,  G06F9/30

    CPC classification number: G06F9/30174 ,  G06F9/30145 ,  G06F9/30181 ,  G06F9/38 ,  G06F9/3802 ,  G06F9/3836 ,  G06F9/3853 ,  G06F9/3889

    Abstract: 装置は、プロセッサを含む。 プロセッサは、２つのメモリを含む。 第１のメモリは、一式の命令を格納する。 第２のメモリは、第１のメモリにおける一式の命令より長い別の一式の命令を格納する。 第１のメモリおける一式の命令おける命令は、第２のメモリおける一式の命令おける対応する命令に対するポインタとして使用される。 一実施形態において、集積回路（ＩＣ）は、プロセッサを含み、プロセッサは、第２の一式の命令をアドレス指定する第１の一式の命令を格納する第１のメモリと、第２の一式の命令を格納する第２のメモリとを含み、第２のメモリは、経時的に、命令のスケジューリングを可能にするために、サイクルオフセットを含む。

    Memory arbitration circuitry
    98.
    发明专利
    Memory arbitration circuitry 有权
    内存仲裁电路

    公开(公告)号：JP2013065391A

    公开(公告)日：2013-04-11

    申请号：JP2012201000

    申请日：2012-09-12

    Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

    Inventor： HU RAY RUEY-HSIEN ,  YU HAIMING ,  CHOU HAO-YUAN HOWARD

    IPC: G11C11/413 ,  G06F12/00

    CPC classification number: G11C7/1075

    Abstract: PROBLEM TO BE SOLVED: To provide a dual-port memory having first and second ports.SOLUTION: A dual-port memory comprises: an array 22 of single-port memory elements; a control circuit 30 that is coupled to the array and operable to read data from and write data into the array; a first request generator 60-A operable to receive a first memory access request from the first port; a second request generator 60-B operable to receive a second memory access request from the second port; and an arbitration circuit 64 coupled to the control circuit and the first and second request generators. The arbitration circuit is operable in a synchronous mode in which the first and second request generators are controlled using at least two clock signals having equal frequencies.

    Abstract translation: 要解决的问题：提供具有第一和第二端口的双端口存储器。 解决方案：双端口存储器包括：单端口存储器元件的阵列22; 控制电路30，其耦合到阵列并且可操作以从数据中读取数据并将数据写入阵列; 第一请求生成器60-A，用于从第一端口接收第一存储器访问请求; 第二请求发生器60-B，用于从第二端口接收第二存储器访问请求; 以及耦合到控制电路和第一和第二请求发生器的仲裁电路64。 仲裁电路在同步模式中可操作，其中使用具有相等频率的至少两个时钟信号来控制第一和第二请求发生器。 版权所有（C）2013，JPO＆INPIT

    Buffered fin fet device
    100.
    发明专利
    Buffered fin fet device 有权
    缓冲FIN FET器件

    公开(公告)号：JP2013046065A

    公开(公告)日：2013-03-04

    申请号：JP2012174990

    申请日：2012-08-07

    Applicant: Altera Corp ,  アルテラ コーポレイションAltera Corporation

    Inventor： IRFAN RAHIM ,  WATT JEFFREY T ,  XU YAN-ZHONG ,  LIU LIN-SHIH

    IPC: H01L21/8234 ,  H01L21/336 ,  H01L21/761 ,  H01L21/8244 ,  H01L27/088 ,  H01L27/10 ,  H01L27/11 ,  H01L29/78

    CPC classification number: H01L29/7851 ,  H01L21/761 ,  H01L29/66795

    Abstract: PROBLEM TO BE SOLVED: To improve the robustness of fin FET devices.SOLUTION: A transistor device comprises: a semiconductor substrate; a buffered vertical fin-shaped structure formed in the semiconductor substrate, the vertical fin-shaped structure including an upper semiconductor layer including a channel region 514 in between drain and source regions 512, a buffer region 304 beneath the upper semiconductor layer, the buffer region having a first doping polarity, at least part of a well region 302 having a second doping polarity which is opposite to the first doping polarity, and at least one p-n junction between the buffer region and the well region which at least partially covers a horizontal cross section of the vertical fin-shaped structure; and a gate stack formed over the channel region of the upper semiconductor layer.

    Abstract translation: 要解决的问题：提高鳍式FET器件的鲁棒性。 解决方案：晶体管器件包括：半导体衬底; 形成在半导体衬底中的缓冲垂直鳍状结构，垂直鳍状结构包括在漏极和源极区域512之间包括沟道区域514的上半导体层，在上部半导体层下方的缓冲区域304，缓冲区域 具有第一掺杂极性，具有与第一掺杂极性相反的第二掺杂极性的阱区302的至少一部分以及至少部分地覆盖水平交叉的缓冲区和阱区​​之间的至少一个pn结 垂直鳍状结构剖面; 以及形成在上半导体层的沟道区上方的栅叠层。 版权所有（C）2013，JPO＆INPIT

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