中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

907 records (took 0.037 seconds)

    Nonvolatile memory and method of programming the same memory
    92.
    发明申请
    Nonvolatile memory and method of programming the same memory 有权

    公开(公告)号：US20030202392A1

    公开(公告)日：2003-10-30

    申请号：US10404101

    申请日：2003-04-02

    Applicant: Hitachi, Ltd. ,  Hitachi ULSI Systems Co., Ltd.

    Inventor： Yoshinori Takase ,  Shoji Kubono ,  Michitaro Kanamitsu ,  Atsushi Nozoe ,  Keiichi Yoshida ,  Hideaki Kurata

    IPC: G11C007/00

    CPC classification number: G11C16/3459 ,  G11C11/5628 ,  G11C16/10 ,  G11C16/12

    Abstract: There is provided a method of programming a non-volatile memory which can solve the problem of the data write system of the existing flash memory that a load capacitance of bit lines becomes large, the time required by the bit lines to reach the predetermined potential becomes longer, thereby the time required for data write operation becomes longer and power consumption also becomes large because the more the memory capacitance of memory array increases, the longer the length of bit lines becomes and the more the number of bit lines increases. In the non-volatile memory of the invention comprising the AND type memory array in which a plurality of memory cells are connected in parallel between the local bit lines and local drain lines, the local drain lines are precharged by supplying thereto a comparatively higher voltage from the common drain line side (opposite side of the main bit lines), the main bit lines are selectively precharged by applying thereto the voltage of 0V or a comparatively small voltage depending on the write data and thereafter a drain current is applied only to the selected memory cells to which data is written by applying the write voltage to the word lines in order to implant the hot electrons to the floating gate.

    Memory system
    93.
    发明申请
    Memory system 有权
    内存系统

    公开(公告)号：US20030202383A1

    公开(公告)日：2003-10-30

    申请号：US10404547

    申请日：2003-04-02

    Applicant: Hitachi, Ltd. ,  Hitachi ULSI Systems Co., Ltd.

    Inventor： Shigemasa Shiota ,  Hiroyuki Goto ,  Hirofumi Shibuya ,  Fumio Hara ,  Yasuhiro Nakamura

    IPC: G11C016/06

    CPC classification number: G06F12/0246 ,  G06F13/161 ,  G06F13/1673 ,  G06F2212/7206 ,  G11C7/1006

    Abstract: The present invention provides a memory system which contributes to improvement in efficiency of a data process accompanying a memory access. A memory system has a rewritable nonvolatile memory, a buffer memory, and a controller. The controller controls, in response to an access request from an external apparatus, first data transfer between the controller and the external apparatus, second data transfer between the controller and the nonvolatile memory, and third data transfer between the controller and the buffer memory, controls transfer from the controller to the buffer memory in the third data transfer and transfer from the buffer memory to the controller in a time sharing manner, and enables the first data transfer or the second data transfer to be performed in parallel with the transfer carried out in the time sharing manner.

    Abstract translation: 本发明提供了一种有助于提高伴随存储器访问的数据处理的效率的存储器系统。 存储器系统具有可重写非易失性存储器，缓冲存储器和控制器。 控制器响应于来自外部设备的访问请求控制控制器和外部设备之间的第一数据传输，控制器和非易失性存储器之间的第二数据传输以及控制器和缓冲存储器之间的第三数据传送，控制 在第三次数据传送中从控制器传送到缓冲存储器，并以时间共享的方式从缓冲存储器传输到控制器，并且能够与第一次数据传送或第二数据传输并行执行 时间分享的方式。

    Semiconductor device using SCL circuit
    94.
    发明申请
    Semiconductor device using SCL circuit 失效
    半导体器件采用SCL电路

    公开(公告)号：US20030107943A1

    公开(公告)日：2003-06-12

    申请号：US10261583

    申请日：2002-10-02

    Applicant: Hitachi, Ltd. ,  Hitachi ULSI Systems Co., Ltd.

    Inventor： Kazuo Kanetani ,  Hiroaki Nambu

    IPC: G11C008/10

    CPC classification number: G11C8/10

    Abstract: It is an object of the invention to provide a circuit configuration wherein a decoder control signal null2 is rendered unnecessary between an address buffer control signal null1 and the decoder control signal null2, thereby implementing speed-up in operation of a decoder circuit. The object is attained by adoption of a configuration wherein a buffer is integrated with a decoder, so that an output current path of transistors making up the address buffer, and that of transistors making up the decoder are connected with each other in series, thereby forming an output current path of decoder output. With the invention, speed-up in operation, lower power consumption, and higher cycle, of decoder circuits, can be achieved. Further, in the case of using the decoder circuits in a semiconductor memory, it is possible to achieve shortening of access time, lower power consumption, and higher cycle with reference to the semiconductor memory.

    Abstract translation: 本发明的目的是提供一种电路配置，其中在地址缓冲器控制信号PHI1和解码器控制信号PHI2之间不需要解码器控制信号PHI2，从而在解码器电路的操作中实现加速。 该目的是通过采用其中缓冲器与解码器集成的配置来实现的，使得构成地址缓冲器的晶体管的输出电流路径和构成解码器的晶体管的输出电流路径彼此串联连接，从而形成 解码器输出的输出电流路径。 利用本发明，可以实现解码器电路的操作加速，低功耗和更高的周期。 此外，在使用半导体存储器中的解码器电路的情况下，可以参考半导体存储器来实现访问时间的缩短，低功耗和更高的周期。

    運算處理裝置及微電腦
    95.
    发明专利
    運算處理裝置及微電腦 审中-公开
    运算处理设备及微电脑

    公开(公告)号：TW201329860A

    公开(公告)日：2013-07-16

    申请号：TW101126260

    申请日：2012-07-20

    Applicant: 日立超愛爾 愛斯 愛 系統股份有限公司 ,  HITACHI ULSI SYSTEMS CO., LTD.

    Inventor： 山崎尊永 ,  YAMAZAKI, TAKANAGA

    IPC: G06F9/30 ,  G06F15/78

    CPC classification number: G06F9/30072 ,  G06F9/3001 ,  G06F9/30032 ,  G06F9/30079

    Abstract: [課題]提供可以減輕系統處理與濾波器處理之雙方之負荷，可達成消費電力之改善或性能之提升的技術。[解決手段]於數位．信號．處理器(DSP)，具有程式．記憶體(PM)，程式．計數器(PC)，及控制邏輯電路(CL)，於各指令之位元．場內，具有指令停止旗標資訊(TRIG_WAIT)及位元．場資訊(TRIG_WHAT)。控制邏輯電路(CL)係如以下進行控制，亦即針對TRIG_WAIT被清除的指令係直接執行，而前進至次一指令處理，針對TRIG_WAIT被設定的指令，在TRIG_WHAT所對應的執行再度開始觸發條件不成立時係停止不執行，在TRIG_WHAT所對應的執行再度開始觸發條件成立時係執行，而前進至次一指令處理。

    Abstract in simplified Chinese: [课题]提供可以减轻系统处理与滤波器处理之双方之负荷，可达成消费电力之改善或性能之提升的技术。[解决手段]于数码．信号．处理器(DSP)，具有进程．内存(PM)，进程．计数器(PC)，及控制逻辑电路(CL)，于各指令之比特．场内，具有指令停止旗标信息(TRIG_WAIT)及比特．场信息(TRIG_WHAT)。控制逻辑电路(CL)系如以下进行控制，亦即针对TRIG_WAIT被清除的指令系直接运行，而前进至次一指令处理，针对TRIG_WAIT被设置的指令，在TRIG_WHAT所对应的运行再度开始触发条件不成立时系停止不运行，在TRIG_WHAT所对应的运行再度开始触发条件成立时系运行，而前进至次一指令处理。

    半導體積體電路裝置
    97.
    发明专利
    半導體積體電路裝置 失效
    半导体集成电路设备

    公开(公告)号：TWI286380B

    公开(公告)日：2007-09-01

    申请号：TW092114300

    申请日：2003-05-27

    Applicant: 日立製作所股份有限公司 HITACHI, LTD. ,  日立超愛爾.愛斯.愛.系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.

    Inventor： 齊藤佳代子 ,  楠貢 ,  石塚裕康 ,  益田信一郎

    IPC: H01L

    CPC classification number: H03K5/08 ,  G11C5/14 ,  G11C11/417 ,  H01L27/0266 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1116 ,  H03K19/00315

    Abstract: 本發明提供一種半導體積體電路裝置，可以降低將箝位電路堆疊兩層時的阻抗。
    在高電位側電源(VDD)與低電位側電源(VSS)間配設，分別用以將非所希望位準的電壓加以箝位的第1箝位電路(10)，及縱方向堆疊其上的第2箝位電路(20)，縱方向堆疊第1箝位電路(10)與第2箝位電路(20)而形成的中間節點(100)，則結合在內部電路用電源(VDDi)。因原來配設在內部電路的電容器與第1箝位電路配置成並聯狀態，因此，由於有此電容器的存在，阻抗降低，流動於晶片內的過電流造成的電位差變小。藉此，可以使流動於晶片內的過電流造成的電位差變小，允許更大的過電流，以提高靜電耐壓。

    Abstract in simplified Chinese: 本发明提供一种半导体集成电路设备，可以降低将箝位电路堆栈两层时的阻抗。 在高电位侧电源(VDD)与低电位侧电源(VSS)间配设，分别用以将非所希望位准的电压加以箝位的第1箝位电路(10)，及纵方向堆栈其上的第2箝位电路(20)，纵方向堆栈第1箝位电路(10)与第2箝位电路(20)而形成的中间节点(100)，则结合在内部电路用电源(VDDi)。因原来配设在内部电路的电容器与第1箝位电路配置成并联状态，因此，由于有此电容器的存在，阻抗降低，流动于芯片内的过电流造成的电位差变小。借此，可以使流动于芯片内的过电流造成的电位差变小，允许更大的过电流，以提高静电耐压。

    半導體裝置 SEMICONDUCTOR DEVICE
    98.
    发明专利
    半導體裝置 SEMICONDUCTOR DEVICE 审中-公开
    半导体设备 SEMICONDUCTOR DEVICE

    公开(公告)号：TW200419771A

    公开(公告)日：2004-10-01

    申请号：TW093100153

    申请日：2004-01-05

    Applicant: 瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP. ,  日立超愛爾 愛斯 愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD

    Inventor： 森田貞幸 ,  齊藤良和

    IPC: H01L

    CPC classification number: G11C5/145 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/49175 ,  H01L2924/00014 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599

    Abstract: 本發明之目的在達成高速擷取。包含微處理器(10)與SRAM(20)以構成半導體裝置時，在上述微處理器配設:藉由供給電源電壓，而得與外部之間送受信號的系統側輸入輸出緩衝電路(103)，在上述半導體記憶器配設：將上述電源電壓當作參考電壓取進，生成差不多等於上述電源電壓的內部電源電壓的內部電源電路(207)：及藉由供給上述內部電源電壓，而得與上述系統側輸入輸出緩衝電路之間送受信號的記憶器側輸入輸出緩衝電路(206)，藉此可以免除微處理器側的位準移位，使其能夠高速擷取半導體記憶器。

    Abstract in simplified Chinese: 本发明之目的在达成高速截取。包含微处理器(10)与SRAM(20)以构成半导体设备时，在上述微处理器配设:借由供给电源电压，而得与外部之间送受信号的系统侧输入输出缓冲电路(103)，在上述半导体记忆器配设：将上述电源电压当作参考电压取进，生成差不多等于上述电源电压的内部电源电压的内部电源电路(207)：及借由供给上述内部电源电压，而得与上述系统侧输入输出缓冲电路之间送受信号的记忆器侧输入输出缓冲电路(206)，借此可以免除微处理器侧的位准移位，使其能够高速截取半导体记忆器。

    記憶卡及電子裝置
    99.
    发明专利
    記憶卡及電子裝置 审中-公开
    记忆卡及电子设备

    公开(公告)号：TW200417932A

    公开(公告)日：2004-09-16

    申请号：TW092133411

    申请日：2003-11-27

    Applicant: 瑞薩科技股份有限公司 RENESAS TECHNOLOGY CORP. ,  日立超愛爾 愛斯 愛 系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD.

    Inventor： 倉形繁男 ,  片山國弘 ,  金森賢樹 ,  四方淳史 ,  飯田哲也

    IPC: G06K

    CPC classification number: G06K19/0701 ,  G06K19/07

    Abstract: 本發明的課題在於：降低因記憶卡之輸入端子的提升電阻所造成的電力耗損，以達成防止因記憶卡之輸入端子的提升電阻與主機裝置之下拉電阻間的關係所形成的錯誤動作。為達成上述課題，本案的記憶卡(1)具有連接於提升電阻的選擇端子(P0)。選擇端子的提升電阻，可在根據選擇端子的輸入來判定卡片模式的判定時機之前選擇較小的阻抗值，並在前述判定模式之後恢復成原先的阻抗值。較大的阻抗值可降低選擇端子之提升電阻所耗損的洩漏電流。雖然當下拉電阻(32)被連接於安裝有記憶卡之記憶卡主機的端子時，一旦提升阻抗值過大，將會受到因下拉電阻所形成之導入現象的影響，但只要於模式判定時降低選擇端子的提升阻抗，便可避免受到因下拉電阻之電位導入的不良影響。

    Abstract in simplified Chinese: 本发明的课题在于：降低因记忆卡之输入端子的提升电阻所造成的电力耗损，以达成防止因记忆卡之输入端子的提升电阻与主机设备之下拉电阻间的关系所形成的错误动作。为达成上述课题，本案的记忆卡(1)具有连接于提升电阻的选择端子(P0)。选择端子的提升电阻，可在根据选择端子的输入来判定卡片模式的判定时机之前选择较小的阻抗值，并在前述判定模式之后恢复成原先的阻抗值。较大的阻抗值可降低选择端子之提升电阻所耗损的泄漏电流。虽然当下拉电阻(32)被连接于安装有记忆卡之记忆卡主机的端子时，一旦提升阻抗值过大，将会受到因下拉电阻所形成之导入现象的影响，但只要于模式判定时降低选择端子的提升阻抗，便可避免受到因下拉电阻之电位导入的不良影响。

Patent Agency Ranking