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公开(公告)号：KR1020070061080A
公开(公告)日：2007-06-13
申请号：KR1020060043312
申请日：2006-05-15
Applicant: 한국전자통신연구원
IPC: G06F17/40
CPC classification number: G06N5/02 , G06F17/2735 , G06F17/2795
Abstract: A knowledge normalization method for managing a knowledgebase and device thereof are provided to prevent performance degradation owing to disagreement between knowledge stored in the knowledgebase and a keyword used for searching the knowledge by normalizing the knowledge when an information extraction result is stored to the knowledgebase or the knowledge is searched from the knowledgebase. A memory part(210) stores normalization modes according to an attribute of an input character string and a normalization table(211) storing priority. A normalization controller(220) performs the normalization suitable for the attribute of the input character string based on information stored in the normalization table. A normalizer(230) normalizes the inputted character string by control of the normalization controller. The memory part includes a thesaurus(212), an abbreviation dictionary database(213), a sound different mark dictionary database(214), a pattern rule database(215), and a similar character string dictionary database(216). The normalizer includes a thesaurus-based normalizer(231), a dictionary-based normalizer(232), a rule-based normalizer(233), and a similar character string-based normalizer(234).
Abstract translation: 提供了一种用于管理知识库的知识规范化方法及其设备，用于防止存储在知识库中的知识之间的不一致以及当信息提取结果被存储到知识库时通过归一化知识来搜索知识的关键字的性能下降，或者 知识从知识库搜索。 存储器部件（210）根据输入字符串的属性和存储优先级的归一化表（211）来存储规范化模式。 规范化控制器220根据存储在标准化表中的信息执行适合于输入字符串的属性的归一化。 归一化器（230）通过归一化控制器的控制对输入的字符串进行归一化。 记忆部分包括辞典（212），缩写词典数据库（213），声音不同标记字典数据库（214），模式规则数据库（215）和类似的字符串字典数据库（216）。 归一化器包括基于词库的规范化器（231），基于字典的归一化器（232），基于规则的规范化器（233）和类似的基于字符串的归一化器（234）。
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公开(公告)号：KR100726176B1
公开(公告)日：2007-06-11
申请号：KR1020060056194
申请日：2006-06-22
Applicant: 한국전자통신연구원
IPC: G06F17/30
Abstract: A method and a device for extracting a correct answer in a Q/A(question/answer) system are provided to improve performance of the Q/A system by constructing various heterogeneous distributed information sources and extracting the desired answer from the information source storing the most suitable answer to the information need of the user through various correct answer extracting techniques. A language analyzer(130) linguistically analyzes a sentence of a target document(110) or a question sentence(120) of the user. A heterogeneous correct answer indexer(150) constructs the heterogeneous distributed information sources(140) by indexing the correct answer through various correct answer indexing techniques according to the sentence of the target document or the question sentence of the user. A multi-correct answer extractor(160) extracts the most suitable candidate answers to the information need of the user from the information sources through the correct answer extracting techniques. A correct answer manager(170) infers the extracted candidate answers according to the information need of the user, and integrates and presents the correct answers to the user.
Abstract translation: 提供了一种用于在Q / A（问题/答案）系统中提取正确答案的方法和设备，以通过构建各种异构分布式信息源并从存储信息源的信息源提取期望答案来提高Q / A系统的性能 通过各种正确答案提取技术最适合用户的信息需求。 语言分析器（130）语言分析用户的目标文档（110）或问题句子（120）的句子。 异构正确答案索引器（150）通过根据目标文档的句子或用户的问题句子通过各种正确答案索引技术来索引正确答案来构造异构分布式信息源（140）。 多正确答案提取器（160）通过正确答案提取技术从信息源中提取最适合用户信息需求的候选答案。 正确答案管理器（170）根据用户的信息需要推断提取的候选答案，并将正确的答案整合并呈现给用户。
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公开(公告)号：KR100126854B1
公开(公告)日：1998-04-01
申请号：KR1019940034029
申请日：1994-12-13
IPC: H04L25/08
Abstract: In the AU pointer adjustment jitter reducing apparatus for reducing the pointer adjustment jitter generated in a byte stuffing process having a step from an AU3(Administrative Unit-3) signal into a VC3(Virtual Container-3) signal, the apparatus in a synchronous multi machine comprises a first address generating unit(1) for receiving an AU3 gapped demultiplying clock(6.480MHz) from the outside and generating a reading address; a bit leaking processing unit(3) for receiving a BLC(Bit Leaking Control) clock(51.840MHz), stuffing information and a frame clock from the outside, and outputting a VC3 gapped clock(50.112MHz); a demultiplying unit(5) for 8-demultiplying the VC3 gapped clock outputted from the bit leaking processing unit(3) and outputting VC3 gapped clock(6.264MHz); a second address generating unit(4) for receiving the VC3 gapped demultiplying clock(6.26MHz) from the demultiplying unit(5) and generating a writing address; and an elastic buffering unit(2) for storing AU3 reception data inputted from the outside according to the address generated in the first and second address generating units(1,4) or outputting the stored VC3 data, whereby effectuating a curtailment of expenses by removing a specific PLL, etc.
Abstract translation: 在AU指针调整抖动降低装置中，用于减少从具有从AU3（管理单元-3）信号转换成VC3（虚拟容器-3）信号的步骤的字节填充处理中产生的指针调整抖动，该同步多 机器包括：第一地址生成单元（1），用于从外部接收AU3有缺口的不合时钟（6.480MHz）并产生读取地址; 用于从外部接收BLC（位泄漏控制）时钟（51.840MHz），填充信息和帧时钟的漏泄处理单元（3），并输出VC3有空时钟（50.112MHz）; 用于使从位泄漏处理单元（3）输出的VC3有间隙的时钟不合格并输出VC3有间隙时钟（6.264MHz）的偏差单元（5）。 一个第二地址产生单元，用于接收来自偏差单元（5）的VC3间隙不同时钟（6.26MHz）并产生写入地址; 以及弹性缓冲单元（2），用于根据在第一和第二地址生成单元（1,4）中生成的地址存储从外部输入的AU3接收数据或输出存储的VC3数据，从而通过去除 一个特定的PLL等
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公开(公告)号：KR1019970056287A
公开(公告)日：1997-07-31
申请号：KR1019950055913
申请日：1995-12-23
IPC: H04L7/00 , H04L12/26 , H04L12/801 , H04L12/70
Abstract: 본 발명은 AU급 신호 상호교차기를 구성하는데 있어서 동기식 신호 입출력부와 AU급 신호 상호교차부간에 AUG 신호 4개를 다중화한 77.76Mbps 데이타의 접속 관계를 접속수단간 동일하게 하므로서 AU급 신호 상호교차부에 접속되는 입출력신호의 종류에 관계없이 상호 교차를 용이하게 하고, 다중화된 AUG 신호를 형성하는 유니트들의 상호교체를 통해 혼용 운용을 가능하게 하여 융통성 있는 기능구성을 가질 수 있을 뿐만 아니라, 접속되는 신호를 병렬 처리하므로서 80MHz 미만의 속도로 안정된 분배장치를 제공할 수 있는 효과가 있다. 또한, 동기클럭원의 기준클럭을 시스템클럭 동기부에서 조정하므로서 지연소자 양을 줄일 수 있는 AU급 신호 상호교차기를 제공하고, 특히 동기식 STM-4/16 전송신호처리와 AU급 신호 상호교차 기능을 통합 수용하는 장치를 제공할 수 있는 효과가 있다.
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公开(公告)号：KR1019970056146A
公开(公告)日：1997-07-31
申请号：KR1019950053995
申请日：1995-12-22
IPC: H04L7/00
Abstract: 본 발명은 시스템 클럭 분배 장치에 관한 것으로서, 2쌍의 시스템 클럭 및 시스템 타이밍을 수신하여 출력하는 클럭 수신 수단(11); 2쌍의 시스템 클럭 및 시스템 타이밍과 시스템 클럭 선택 신호를 입력받아 수신된 신호의 장애를 검출하여 장애가 발생하지 않은 클럭을 선택하기 위한 선택 신호를 출력하는 장애감시 및 클럭 자동 선택 수단(12); 상기 클럭 수신 수단(11)으로부터 2쌍의 시스템 클럭과 시스템 타이밍을 입력받아 상기 장애감시 및 클럭 자동 선택 수단(12)의 선택 신호에 의해 선택하여 출력하는 제1 다중화 수단(13); 상기 제1 다중화 수단(13)의 출력을 입력받아 입력된 클럭과 동일 클럭 듀티(duty)를 가지면서 4분주하는 제 1 분주 수단(14); 내부 클럭을 공급하는 내부 오실레이터 수단(15); 상기 내부 오실레이터 수단(15)의 내부 클럭을 입력받아 분주하여 출력하는 제2 분주 수단(16); 상기 제1 다중화 수단(13)의 출력과 상기제1, 제2 분주 수단(14,16)의 출력을 입력받아 상기 장애감시 및 클럭 자동 선택 수단(12)의 선택 신호에 의해 선택하여 출력하는 제2 다중화 수단(17); 및 상기 제2 다중화 수단(17)의 출력을 입력받아 STM-N 신호 처리부와 저속 스위치부 및 저속 신호 다중부로 시스템 분배 클럭과 시스템 분배 타이밍을 생성하여 출력하는 클럭 드라이버 수단(18)을 구비하여 광대역 회선 분배 시스템(BDCS)에서 입력되는 2쌍의 시스템 클럭과 시스템 타이밍을 입력받아 이들의 장애 감시를 통하여 안정된 77.760MHz의 시스템 분배 클럭과 8KHz/2KHz 시스템 분배 타이밍을 광대역 회선 분배 시스템의 STM-N 신호 처리부와 저속 스위치부 및 저속 신호 다중부로 공급할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019970056136A
公开(公告)日：1997-07-31
申请号：KR1019950048428
申请日：1995-12-11
IPC: H04L7/00
Abstract: 본 발명은 시스템 클럭 발생기에 관한 것으로, 입력되는 여러개의 동기원중 하나의 기준 타이밍을 선택하고, 이를 이용하여 광대역 회선 분배 시스템에서 필요로 하는 시스템 클럭과 시스템 타이밍을 발생시켜 STM-N 신호 처리부와 스위치부로 공급하고, 외부 클럭을 생성하여 국내 동기망 클럭 생성 장치에 공급하는 시스템 클럭 발생기를 제공하기 위하여, 다수의 입력 동기원을 입력받아 선택 신호에 따라 기준 타이밍을 선택하는 기준 타이밍 선택 수단(11); 상기 기준 타이밍 선택 수단(11)으로 부터 기준 타이밍을 입력받아 동기된 클럭을 발생시켜 출력하는 디지틀 처리 위상 동기 루핑 수단(12); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 계수 클럭을 입력받아 분주하여 타이밍을 발생시키는 타이밍 생성 수단(13); 상기 기준 타이밍 선택 수단(11)으로 부터 수신 타이밍을 입력받고 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 선택 신호에 따라 외부 클럭을 선택하여 외부로 출력하는 외부 클럭 생성 수단(14); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 동기 클럭을 입력받고 상기 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 다수의 시스템 클럭, 시스템 타이밍, 및 시스템 분배 타이밍을 발생하여 외부로 출력하는 클럭 드라이빙 수단(15)을 구비하여 전체 시스템을 동기시킬 수 있고, 처리 속도를 향상시킬 수 있으며, 마이크로 프로세서의 로드를 줄여 위상 데이타를 놓치지 않게 하며, 동기망 클럭의 성능 악화를 최소화할 수 있는 효가가 있다.
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公开(公告)号：KR1019940007542B1
公开(公告)日：1994-08-19
申请号：KR1019920011798
申请日：1992-07-02
IPC: H03K5/00
Abstract: The circuit is for the generation of synchronous clocks for the low and high speed subsystems. The circuit consists of a reference timing selection and observation part (1) of which input terminals are connected to the external clock, STM-1 clock and subordinate signal clock, an oscillator (12) which provides a specific reference clock to the reference timing selection and observation part, a digital phase synchronization loop (13) which produces outputs of a specific synchronous digital clock, a divider (14) for division of the digital clock, and some phase locked loops (15) for the generation of synchronous system clocks.
Abstract translation: 该电路用于为低速和高速子系统生成同步时钟。 电路由参考时序选择和观测部分（1）组成，其输入端连接到外部时钟，STM-1时钟和从属信号时钟，振荡器（12）为参考时序选择提供特定的参考时钟 和观测部分，产生特定同步数字时钟的输出的数字相位同步环路（13），用于划分数字时钟的分频器（14）和用于产生同步系统时钟的一些锁相环路（15）。
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公开(公告)号：KR1019930011251B1
公开(公告)日：1993-11-29
申请号：KR1019910019365
申请日：1991-10-31
IPC: H04J3/06
Abstract: The circuit decreases the tuning jitter generated in the process of the byte stuffing. The circuit comprises the elastic buffer unit which TUin and VCin receiving data can be written down or read; the first address generator unit (1) which generates a writting address by writting clock; the second address generator which provides a reading address by read clock; the buffering process unit which extracts out the bit leacking interval and calculates the stuffing generation span; and a frequency divider which provides various the divided frequency signals.
Abstract translation: 该电路减少了字节填充过程中产生的调谐抖动。 该电路包括可以写入或读取TUin和VCin接收数据的弹性缓冲单元; 第一地址发生器单元（1），其通过写入时钟产生写入地址; 第二地址发生器，通过读时钟提供读地址; 缓冲处理单元，其提取位冲突间隔并计算填充生成跨度; 以及提供各种分频信号的分频器。
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公开(公告)号：KR1019930015429A
公开(公告)日：1993-07-24
申请号：KR1019910026082
申请日：1991-12-30
IPC: H04J3/06
Abstract: 본 발명은 동기식 전송신호를 수행하여 상위로 송출하거나 그 역과정을 수행하기 위해 각 기능들이 접속되는 신호의 최적화와 최소의 신호선으로서 각기능을 접속하고 소요되는 부품을 최소화 할뿐만 아니라 소요되는 전력의 최소화한 고속 다중회로부를 제공하는데 본 발명의 목적이 있다.
고속다중회로부의 각기능의 접속 구성은, TUG2 회로/보드 절체기와 VC3(Virtual Container3)의 신호형성기간 접속수단, VC3 신호형성기와 AU3 포인터 처리기간 접속수단, 직렬 AUG 신호형성, 원격 로프백, 1+1 절체제어 수단, VC3 신호형성기, AU3 포인터 처리기와 BLC PLL간 접속수단 등으로 구성되는 것을 특징으로 한다.
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