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公开(公告)号：KR1019960014984B1
公开(公告)日：1996-10-23
申请号：KR1019930030897
申请日：1993-12-29
IPC: H04L12/28
Abstract: a CPU connection means (2-1) having an address decoder for generating the selection signal of itself by receiving an address from a CPU, a control register for receiving an control information about this apparatus from the CPU, and a state register for reporting an operating state into the CPU; an ATM connection routing processing means (2-5) for inputting data from the outside, and processing a routing function of cell; a state condition variable FIFO (2-3) and FIFO write/read control section (2-4) for generating a FIFO read signal according to a write signal to FIFO and an interrupt with an information cell inputted from the ATM connection routing processing means (2-5); and an interrupt generating means (2-2) for generating an interrupt signal by receiving the state signal of the FIFO (2-3), and controlling the length of tranceiving information.
Abstract translation: 具有地址解码器的CPU连接装置（2-1），用于通过从CPU接收地址来产生其自身的选择信号;控制寄存器，用于从CPU接收关于该装置的控制信息;以及状态寄存器，用于报告 操作状态进入CPU; ATM连接路由处理装置（2-5），用于从外部输入数据，并处理小区的路由功能; 状态条件可变FIFO（2-3）和FIFO写/读控制部分（2-4），用于根据对FIFO的写信号和从ATM连接路由处理装置输入的信息单元产生FIFO读信号 （2-5）; 以及用于通过接收FIFO（2-3）的状态信号来产生中断信号的中断产生装置（2-2），以及控制预期信息的长度。
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公开(公告)号：KR1019960024951A
公开(公告)日：1996-07-20
申请号：KR1019940036100
申请日：1994-12-22
Abstract: 본 발명은 G-TAXI(Gigabit Transparent Asynchronous Transmitter-Receiver)를 전송모드로 사용하여 오류 프레임 필터링 기능을 구비한 G-택시(G-TAXI) 수신장치에 관한 것으로, 소정의 제어신호(쓰기제어신호, FRS)에 따라 상기 프레임을 저장하는 적어도 2개의 선입선출수단(12,13)과, 상기 상태신호에 따라 제어신호(쓰기제어신호, FA,FRS,CAF)를 발생시켜 상기 선입선출수단(12,13)중 어느 하나에 수신받은 프레임을 저장시키는 프레임 송신수단(11)과, 상기 제어신호에 따라 상기 선입선출수단(12,13)에 저장된 프레임을 읽어들이는 프레임 수신수단(14)을 구비하는 것을 특징으로 하여, 통신선로에 장애로 인하여 오류 프레임이 발생한 경우 오류 프레임 이전에 수신한 정상 프레임에 어떠한 영향도 주지 않을 뿐만아니라 오류 프레임 직후에 수신되는 정상 프레임도 완벽하게 수신함 으로서 고품질의 통신서비스를 제공할 수 있는 특유의 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019960016249A
公开(公告)日：1996-05-22
申请号：KR1019940025476
申请日：1994-10-05
IPC: H04L12/28
Abstract: 본 발명은 실시간 통신을 위한 링구조하의 ATM셀 분기/결합 다중화기에 관한 것으로, 특히 물리계층 수신부(42)를 통해 수신되는 데이타가 자국으로 전달되어야 하는지, 링상의 인접노드로 전달되어야 하는지, 방송형 데이타인지를 판단하는 셀 판별부(20)와, 및 상기 셀판변부(20)의 판단에 따라 물리계층 수신부(42)를 통해 수신되는 데이타가 버퍼2 및 버퍼3(32,33)에 저장되고 외부로부터 인가되는 ATM계층 셀 스트림이 버퍼1(31)에 저장되는데 상기 버퍼1 및 버퍼2(31,32)에 자국이 상위계층에서 전송하고자 하는 데이타가 저장되어 있는지 검색하는 버퍼1 및 버퍼2 제어부(11,12)와, 상기 버퍼1 및 버퍼2 제어부(11,12)의 검색결과에 따라 상기 버퍼1 및 버퍼2(31,32)를 제어하는 셀 중재부(13)와, 상기 셀 중재부(13)의 제어에 따라 버퍼1 및 버퍼2 제어부(11,12)가 버퍼1 및 퍼2(31,32)에서 읽어들인 데이타를 다중화하는 다중화부(14)와, 상기 다중화부(14)를 통해 다중화된 데이타를 물리계층으로 전송하기 위한 포맷으로 변환하는 물리계층 전송부(15)를 포함하는 분기/결합 다중화부(10)를 구비하여 ATM을 기본으로 하는 B-ISDN망에서 뿐만 아니라 손실을 최소화 하면서 고속으로 셀을 다중화하는 시스템에 효율적으로 사용될 수 있다.
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公开(公告)号：KR1019960003783B1
公开(公告)日：1996-03-22
申请号：KR1019930023534
申请日：1993-11-06
IPC: H04L12/24
CPC classification number: H04Q11/0478 , H04J3/247 , H04L2012/5651 , H04L2012/5672 , H04L2012/5679
Abstract: several input buffers(1) temporarily storing input cells from several input lines, a cell recognition circuit(2) classifying the input cell data according to the QOS of each. Some criteria of the QOS include the connection setting data and header data. The cells are stored in a buffer circuit(3) according to the QOS grade. A ring order data circuit(4) outputs a cell out of the network. A ring order data controller(5) facilitates transfer of data between the cell recognition circuit and from the QOS grade buffer circuit to control the transmission of cell data from the ring order data circuit. A connection state control circuit(6) connects a user interface(7) and a signal processing circuit(8) to the network.
Abstract translation: 几个输入缓冲器（1）临时存储来自多个输入线的输入单元，单元识别电路（2）根据每个输入单元的QOS对输入的单元数据进行分类。 QOS的一些标准包括连接设置数据和标题数据。 电池根据QOS等级存储在缓冲电路（3）中。 环顺序数据电路（4）将单元从网络输出。 环顺序数据控制器（5）有助于在单元识别电路和QOS等级缓冲电路之间传送数据，以控制来自环序数据电路的单元数据的传输。 连接状态控制电路（6）将用户接口（7）和信号处理电路（8）连接到网络。
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公开(公告)号：KR1019960001050B1
公开(公告)日：1996-01-17
申请号：KR1019930019078
申请日：1993-09-20
IPC: H04L12/28
Abstract: a buffer state sample unit for receiving a buffer state signal and a sample clock from outside, and sampling a buffer storage state, and outputting a sample data; and an adaption clock recovering unit for outputting the buffer state signal to the buffer state sample unit, converting a received digital sample data into an analog data, and transferring an adaption clock to the outside, the adaption clock being used for driving an output of the clock in 44.736+/-20ppm.
Abstract translation: 缓冲状态采样单元，用于从外部接收缓冲状态信号和采样时钟，并对缓冲器存储状态进行采样，并输出采样数据; 以及适应时钟恢复单元，用于将缓冲器状态信号输出到缓冲器状态采样单元，将接收到的数字采样数据转换为模拟数据，并将适配时钟传送到外部，适配时钟用于驱动 时钟为44.736 +/- 20ppm。
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公开(公告)号：KR1019960001049B1
公开(公告)日：1996-01-17
申请号：KR1019930019080
申请日：1993-09-20
IPC: H04L12/437
Abstract: a multiplexer for multiplexing data; a buffer for storing data information multiplexed by the multiplexer, inputting an error recovering signal, and outputting an output data; an error recovering unit for inputting a state signal of adjacent module, a ring state signal, a transmission signal, an output signal of the buffer, sensing an error by applying a transmission clock from outside, outputting a loop back signal from the multiplexer, and recovering the error; a garbage erasing unit for erasing garbage of data transmitted; and a loop back module identification number tagging unit for inputting a transmission signal from which garbage is erased, and outputting a tagging data to the multiplexer.
Abstract translation: 用于复用数据的多路复用器; 用于存储由多路复用器复用的数据信息的缓冲器，输入错误恢复信号并输出输出数据; 用于输入相邻模块的状态信号，环状态信号，发送信号，缓冲器的输出信号的误差恢复单元，从外部施加传输时钟，从多路复用器输出回送信号，以及 恢复错误; 用于擦除发送的数据的垃圾的垃圾消除单元; 以及环回模块识别号标签单元，用于输入从其中擦除垃圾的传输信号，并将标签数据输出到多路复用器。
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公开(公告)号：KR1019950022446A
公开(公告)日：1995-07-28
申请号：KR1019930030897
申请日：1993-12-29
IPC: H04L12/28
Abstract: 본 발명은 ATM(Asynchronous Transfer Mode) 포로토콜에서 인터럽트 발생을 이용한 ATM계층과 상위 계층간의 가변적 접속장치에 관한 것으로, 중앙연산장치(CPU)로부터 어드레스를 수신하여 자신이 속한 장치의 선택신호를 발생시키는 어드레스디코더와 CPU로 부터 본 장치에 대한 제어정보를 수신하는 제어레지스터, 이에 따른 동작 상태를 CPU로 보고하는 상태 레지스터를 구비하는 CPU접속수단(2-1); 외부로 부터의 데이타를 입력 받고 셀의 라우팅기능을 담당하는 ATM연결라우팅처리수단(2-5); 상기 ATM연결라우팅처리수단(2-5)에서 입력되는 정보셀을 FIFO로 쓰기위한 신호 및 인터럽트에 의하여 FIFO를 읽는 신호를 발생하는 상태조건 가변의 FIFO(2-3) 및 FIFO 쓰기/읽기 제어부(2-4); 상기 FIFO(2-3)의 상태신호를 수신하여 인터럽트 신호를 발생시키며, 송수신정보의 길이를 조정하는 인터럽트 발생수단(2-2); 을 구비하는 것을 특징으로 한다.
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