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公开(公告)号：KR100128038B1
公开(公告)日：1998-04-02
申请号：KR1019930026311
申请日：1993-12-03
IPC: H01L27/082
Abstract: A fabrication method of hetero-junction bipolar transistor suitable for high speed information processing system is disclosed. The method comprises the steps of: forming a base thin film(45) and a base electrode layer(46) on a silicon substrate(41) having an isolating insulator(43) and a collector thin films(41,42); depositing an insulator(47) and sequentially etching the thin films(47,46,45); forming a side-wall spacer(48) for isolating the base electrode layer(46); forming an emitter thin film(49) by etching the insulator(47); depositing a passivation layer(50); and forming a metal wire(51). Using a metal silicide as the base electrode and using Si/SiGe thin films as the emitter, the Si/SiGe hetero-junction bipolar transistor is possible to simplify the process and decrease the base parasitic resistance.
Abstract translation: 公开了适用于高速信息处理系统的异质结双极晶体管的制造方法。 该方法包括以下步骤：在具有隔离绝缘体（43）和集电极薄膜（41,42）的硅衬底（41）上形成基底薄膜（45）和基底电极层（46）。 沉积绝缘体（47）并依次蚀刻薄膜（47,46,45）; 形成用于隔离所述基极层（46）的侧壁间隔物（48）。 通过蚀刻绝缘体（47）形成发射极薄膜（49）; 沉积钝化层（50）; 并形成金属线（51）。 使用金属硅化物作为基极并使用Si / SiGe薄膜作为发射极，Si / SiGe异质结双极晶体管可以简化工艺并降低基极寄生电阻。
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公开(公告)号：KR1019970052979A
公开(公告)日：1997-07-29
申请号：KR1019950050110
申请日：1995-12-14
IPC: H01L21/328
Abstract: 본 발명은 쌍극자 트랜지스터의 컬렉터 싱커 형성방법에 관한 것으로서, 제1전도형 불순물이 도핑된 실리콘 기판상의 트랜지스터가 제작되는 영역에 제2전도형 불순물이 도핑된 매몰층을 형성하는 공정과, 상기 실리콘 기판의 전면에 제2전도형 불순물이 첨가된 컬렉터 박막을 결정 성장하는 공정과, 상기 컬렉터박막의 표면에 산화막과 산화방지용 질화막을 순차적으로 적충하고 상기 질화막을 제거하여 활성영역을 정의하는 공정과, 상기 질화막을 마스크로 하여 두꺼운 필드산화막을 성장하고 상기 질화막을 제거하는 공정과, 상기 필드산화막의 소정부분을 실리콘 기판이 노출되도록 제거하여 컬렉터 접점부분을 정의하고 상기 실리콘 기판이 노출된 부분에 제2전도성 불순물을 이온주입하는 공정과, 상기 필드산화막의 측면에 질화막을 형성하고 상기 실리콘 기판의 노출된 부분에 산화막을 성장하는 공정과, 상기 측면질화막을 제거하고 노출된 실리콘 기판을 건식식각하여 트렌치를 형성하는 공정과, 상기 필드산화막의 측벽과 트렌치의 내부에 측벽 산화막을 형성하고 열처리하여 상기 이온주입된 불순물을 매몰층까지 확산시켜 컬렉터 싱커를 형성한다.
따라서, 컬렉터 싱커 형성을 위한 열처리 공정시 불순물의 측면 확산을 억제함으로써, 불순물의 수평방향으로의 확산에 의한 항복전압의 감소를 방지하였으며, 트랜지스터의 항복전압을 증가시키기 위해 소자의 크기를 증가시키지 않는다.-
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公开(公告)号：KR1019960026469A
公开(公告)日：1996-07-22
申请号：KR1019940035490
申请日：1994-12-21
IPC: H01L21/336
Abstract: 본 발명은 기존의 포토장비에 의하여 정의되는 감광막의 길이보다 게이트의 길이를 약 0.5㎛ 줄이는 방법에 관한 것으로,실리콘 기판(5)위에 제1전도성박막(8) 및 절연막(9)을 연속적으로 도포한 후 게이트 마스크를 사용하여 게이트가 형성될부분을 감광막에 의하여 정의하고, 절연막(9)을 식각하고 측벽절연막(8)위에 선택적으로 제2전도성박막(11)을 성장함과 동시에 노출된 절연막들(9,10)을 선택적으로 식각하고 LDD를 형성한 후 제1전도성박막(8)을 식각하여 게이트를 형성한다.
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Patent Agency Ranking
公开(公告)号：KR1019960026417A
公开(公告)日：1996-07-22
申请号：KR1019940033483
申请日：1994-12-09
IPC: H01L21/328
Abstract: 본 발명은 고속정보처리 및 저전력을 요하는 컴퓨터용 디지탈집적회로와 고주파 대역의 통신기기 및 정보처리시스템 유용한 초자기정렬 수직구조 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명은 간단한 사진식각공정(photolithograph)을 이용하여 활성영역을 격리함으로써 집적도 저하 및 소자성능 열화의요인인 트렌치격리(trench isolation) 공정을 배제하였으며, 에미터, 베이스 및 컬렉터 영역을 수직구조로 초자기정렬함으로써, 상하향동작모드가 가능하다.
또한, 사진식각에 의해 패터닝된 다수의 박막들을 이용하여 기판과 배선전극간의 절연막 두께를 임의로 조절할 수 있다.
그 결과, 집적도를 개선하고, 기생용량을 현저하게 줄일 수 있으며, 제작공정을 크게 단순화시켜 공정의 재현성과 생산성을 증가시킬 수 있다.-
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公开(公告)号：KR1019950021715A
公开(公告)日：1995-07-26
申请号：KR1019930026311
申请日：1993-12-03
IPC: H01L27/082
Abstract: 본 발명은 고속 정보 처리 시스템에 사용 가능한 이종접합 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 종래에 다결정규소박막을 베이스 전극으로 사용하는 이종접합 소자는 베이스의 기생저항이 소자활성 영역내의 베이스저항보다 훨씬 커서 소자의 속도성능 향상에 한계가 있다는 문제점을 해결하기 위하여, 본 발명에서는 컬렉터용 규소결정박막(41,42)을 형성한 후, 국부적으로 절연막(43)을 형성하고, 컬렉터를 금속접촉시키기 위한 연결부분(44)을 형성한 다음, 베이스 박막(45), 베이스 전극용 박막(46)을 형성하는 공정(a)과, 상기 베이스 전극용 박막(46)을 식각하고 절연막(47)을 도포한 다음 박막(45,46,47)을 식각하는 공정(b)과, 베이스 전극부분을 격리시키기 위해서 측면절연막(48)을 도포하고 식각하는 공정(c)과, 상기 절연막(47)을 식각하여 에미 영역을 정의하고, 에미터 박막(49)을 형성하는 공정(d)과, 이 공정(d)에 소자를 보호하는 절연막(50)을 도포하고 금속접촉영역을 정의하기 위해 상기 절연막(47)과 (50)을 식각하는 공정(e)을 제공함으로써, 금속성 박막을 베이스 전극으로 사용하며 소자의 공정을 간단화함으로써 초고집적화가 가능하여 고속컴퓨터, 통신기기등의 정보처리 시스템에서 유용하게 이용될 수 있다.
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公开(公告)号：KR1019950021231A
公开(公告)日：1995-07-26
申请号：KR1019930028270
申请日：1993-12-17
IPC: H01L21/331
Abstract: 본 발명은 인듐을 이용한 쌍극자 트랜지스터의 제조방법에 관한 것으로서 종래에 전류이득과 고주파 특성이 열악한 문제점을 해결하기 위하여, 본 발명에서는 에피웨이피 상부에 에미터(5)메사, 상대적으로 얇은 베이스(4)메사를 형성하여(A,B), 그 위에 절연막(7)을 형성하고(C), 접촉금속인 에미터전극(8)과 컬렉터전극(9)을 형성하며(D), 인듐(10)과 확산장벽금속(11)을 차례로 증착시키고 열처리를 하여 상기 얇은 베이스(4)에 고농도의 외부 베이스 접합영역(12)을 형성하는(E) 공정들을 제공함으로써 원하는 트랜지스터의 성능을 얻을 수 있고, 트랜지스터의 에미터와 베이스 두께에 따라 인듐두께와 열처리 온도를 최적화할 수 있어 외부 베이스저항을 최소화시킬 수 있다.
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