公开(公告)号：KR20180020873A

公开(公告)日：2018-02-28

申请号：KR20170071853

申请日：2017-06-08

Applicant: SAMSUNG ELECTRONICS CO LTD

Inventor： MARRIPUDI GUNNESWARA R ,  FISCHER STEPHEN G ,  PING ZHAN ,  JOSHI INDIRA ,  ROGERS HARRY

IPC: H04L12/933

CPC classification number: G06F11/2025 ,  G06F11/201 ,  G06F11/2033 ,  G06F11/2092 ,  G06F13/4022 ,  G06F13/4282

Abstract: 본발명의실시예에따른컴퓨팅자원들로의고가용성액세스를제공하는컴퓨팅시스템은복수의인터페이스들, 복수의컴퓨팅자원세트들, 및적어도 3개의스위치들을포함하고, 상기복수의컴퓨팅자원세트들각각은복수의컴퓨팅자원들을포함하고, 상기적어도 3개의스위치들각각은호스트링크를통해상기인터페이스들중 대응하는하나와연결되고, 복수의자원연결들을통해상기복수의컴퓨팅자원세트들중 대응하는하나와연결되고, 상기스위치들각각은상기스위치들중 하나가고장인경우, 상기스위치들사이의복수의교차-연결들을통해상기스위치들중 남은것들로데이터트래픽이분산되도록구성된다.

Abstract translation: 提供对计算资源的高可用性访问的计算系统包括：多个接口; 多组计算资源，每组计算资源包括多个计算资源; 以及至少三个交换机，每个交换机经由主机链路连接到对应的一个接口，并经由多个资源连接而连接到对应的一组计算资源，每个交换机被配置为 如果其中一个交换机发生故障，则通过交换机之间的多个交叉连接将数据通信量分配给剩余的交换机。

公开(公告)号：KR101463342B1

公开(公告)日：2014-11-19

申请号：KR1020130057181

申请日：2013-05-21

Applicant: 후지쯔 가부시끼가이샤

Inventor： 오따까아쯔히로 ,  가따노아쯔시 ,  혼조노부유끼

IPC: G06F13/14

CPC classification number: H04L45/28 ,  G06F11/2005 ,  G06F11/201

Abstract: 본 발명은 경로 장해가 발생한 경우, 장해 경로를 우회하도록 경로의 구성을 재구축하는 정보 통신 시스템에 있어서, 제어부에 가해지는 부하의 경감을 도모하기 위한 것으로, 정보 통신 장치간의 통신을 중계하는 중계 장치는, 자장치와, 자장치의 전단 또는 후단에 배치되어 자장치와 논리적 경로로 접속되는 제1 중계 장치 사이의 제1 통신 상태의 변화를 검출하는 검출부와, 자장치가 중계하는 논리적 경로와는 상이한 다른 논리적 경로를 중계하는 제2 중계 장치로부터, 제2 중계 장치와, 제2 중계 장치의 전단 또는 후단에 배치되어 제2 중계 장치와 논리적 경로로 접속되는 제3 중계 장치 사이의 제2 통신 상태를 취득하는 통신 상태 취득부와, 검출부가 제1 통신 상태의 변화를 검출한 경우, 제1 및 제2 통신 상태의 조합에 따라, 자장치와 제2 중계 장치 사이의 논리적 경로를 유효하게 하는 경로 접속부를 구비한다.

公开(公告)号：KR1020130133131A

公开(公告)日：2013-12-06

申请号：KR1020130057181

申请日：2013-05-21

Applicant: 후지쯔 가부시끼가이샤

Inventor： 오따까아쯔히로 ,  가따노아쯔시 ,  혼조노부유끼

IPC: G06F13/14

CPC classification number: H04L45/28 ,  G06F11/2005 ,  G06F11/201

Abstract: The present invention reconstructs a route composition to detour a defect route and reduces the load of a control unit. A relay device which relaying the communication between information communication devices comprises a child device, a detection unit, a communication state obtainment unit, and a route connection unit. The detection unit detects the change of a first communication state between a first relay device and the detection unit. The communication state obtainment unit obtains a second communication state between a second relay device and a third relay device from the second relay device. The route connection unit is effective to a logical route between the child device and the second relay device according to a combination between the first communication state and the second communication state when the detection unit detects the change of the first communication state. [Reference numerals] (1) Relay device;(2) Detection unit;(3) Communication state obtainment unit;(4) Route connection unit;(5) Processing part;(6) Information collection request issuing unit;(AA) one embodiment of the relay device

Abstract translation: 本发明重建路线组合以绕过缺陷路线并降低控制单元的负载。 中继信息通信装置之间的通信的中继装置包括子设备，检测单元，通信状态获取单元和路由连接单元。 检测单元检测第一中继装置和检测单元之间的第一通信状态的变化。 通信状态获取单元从第二中继装置获取第二中继装置和第三中继装置之间的第二通信状态。 当检测单元检测到第一通信状态的改变时，路由连接单元根据第一通信状态和第二通信状态之间的组合，对子设备和第二中继设备之间的逻辑路由有效。 （1）继电器;（2）检测单元;（3）通信状态获取单元;（4）路由连接单元;（5）处理部;（6）信息收集请求发出单元;（AA） 中继装置的实施例

公开(公告)号：KR100736645B1

公开(公告)日：2007-07-09

申请号：KR1020050053785

申请日：2005-06-22

Applicant: 후지쯔 가부시끼가이샤

Inventor： 오하라시게요시 ,  마스야마가즈노리

IPC: G06F3/06

CPC classification number: G06F3/0689 ,  G06F3/0605 ,  G06F3/0619 ,  G06F3/0629 ,  G06F3/0665 ,  G06F3/0683 ,  G06F11/201 ,  G06F11/2089 ,  G06F12/0866

Abstract: 본 발명은 복수의 기억 장치를 제어하는 복수의 제어 모듈을 갖는 기억 시스템에 관한 것으로, 제어 모듈의 수가 증가하더라도 저레이턴시의 응답을 유지하면서 실장 구성을 용이하게 하는 것을 목적으로 한다.
복수의 기억 장치(2-0∼2-35)를 백 엔드 라우터(5-0∼5-7)로 각 제어 모듈(4-0∼4-7)의 제2 인터페이스(42)에 접속하고, 모든 제어 모듈이 모든 기억 장치에 액세스할 수 있는 용장성(冗長性)을 유지한다. 또한, 제어 모듈과 제1 스위치 유닛을 백 패널(7)에 인터페이스를 구성하는 신호수가 적은 직렬 버스로 접속한다. 이에 따라, 프린트 기판에서의 실장이 가능하게 된다.

公开(公告)号：KR1020060127726A

公开(公告)日：2006-12-13

申请号：KR1020050095386

申请日：2005-10-11

Applicant: 후지쯔 가부시끼가이샤

Inventor： 도미다이스케

IPC: G06F3/06 ,  G06F9/00

CPC classification number: G06F11/2089 ,  G06F11/201

Abstract: A library device is provided to keep entire operation of the library device in case that a part of components forming the library device is failed and specify the components generating the failure. The library device is equipped with dualized library controllers(Lct1,Lct2), dualized drive command paths(P1,P2), and dualized library controller side ports(14,15,24,25) connecting to the drive command path. The drive command path is dualized by including the first and second drive command path. The library controller side port is dualized by including the first and second port installed to each library controller. The first and second port is respectively connected to the first and second drive command pat. A failed component determiner determines the failed component among the library controllers, the drive command paths, and the ports.

Abstract translation: 提供库设备以保持库设备的整个操作，以防形成库设备的一部分组件出现故障并指定生成故障的组件。 图书馆装置配备有二元化图书馆控制器（Lct1，Lct2），二元化驱动指令路径（P1，P2）和连接到驱动器命令路径的二元化库控制器端口（14,15,24,25）。 驱动器命令路径通过包括第一和第二驱动命令路径进行二元化。 库控制器端口通过将第一和第二端口安装到每个库控制器进行二元化。 第一和第二端口分别连接到第一和第二驱动指令pat。 故障组件确定器确定库控制器，驱动器命令路径和端口中的故障组件。

公开(公告)号：KR1020060048410A

公开(公告)日：2006-05-18

申请号：KR1020050052165

申请日：2005-06-17

Applicant: 후지쯔 가부시끼가이샤

Inventor： 야나기사와도시따까

IPC: G06F15/00 ,  G06F17/00

CPC classification number: G06F11/201

Abstract: 스토리지 가상화 장치와 물리 스토리지 장치와의 사이의 패스의 장해에 대한 내장해성이 높은 컴퓨터 시스템, 및 그에 이용되는 스토리지 가상화 장치를 제공한다. 단수 또는 복수의 호스트 컴퓨터 H1, H2와 접속되는 제1 접속 수단(10)과, 복수의 물리 스토리지 장치 S1, S2와 각각 복수의 패스(2a, 2b), (4a, 4b)로 접속 가능한 제2 접속 수단(12)과, 복수의 물리 스토리지 장치 S1, S2의 기억 영역의 일부 또는 전부를 조합한 기억 영역을, 가상적인 스토리지 장치(22a)로서 상기 호스트 컴퓨터 H1, H2에 인식시키는 스토리지 가상화 수단(22)과, 복수의 패스(2a, 2b), (4a, 4b) 중 어느 하나에 장해가 발생했을 때, 그 패스를 폐색하여, 그 패스가 접속되어 있는 물리 스토리지 장치와 다른 패스에 의해 통신하도록 제어하는 패스 폐색 수단(24b)을 구비한다.
스토리지, 가상화, 장해, 호스트 컴퓨터, 기억 영역, 패스, 폐색

Abstract translation: 它提供了一个存储虚拟化设备和它构建与高水解计算机系统中的存储虚拟化装置，以及使用它在物理存储设备之间的路径中的故障。 （2）可连接到多个路径（2a，2b），（4a，4b）和多个物理存储装置 存储虚拟化装置，用于将连接装置12和多个物理存储装置S1和S2的部分或全部存储区域组合在一起的存储区域识别为主计算机H1和H2中的虚拟存储装置22a 当在多个路径2a，2b，4a和4b中的任何一个中发生故障时，路径被关闭，使得路径与路径所连接的物理存储设备通信 以及用于控制路径的路径关闭装置（24b）。

公开(公告)号：KR100377244B1

公开(公告)日：2003-07-07

申请号：KR1019940012499

申请日：1994-06-03

Applicant: 디지탈 이큅먼트 코포레이션

Inventor： 시콜라,스티븐제이. ,  잭슨,제임스피. ,  오오키,로저,엘. ,  브레임,리챠드지. ,  맥리인,로날드에이치. ,  워커,마이클디. ,  파봐,토마스에프. ,  아담즈,토마스지인

IPC: G06F15/16

CPC classification number: G06F11/2089 ,  G06F11/1008 ,  G06F11/1662 ,  G06F11/201 ,  G06F11/2097

Abstract: A fault tolerant storage controller utilizing tightly coupled dual controller modules. The controller modules each check to see if another controller module or cache module is present and, if so, then all configuration information with respect to the controller modules and attached devices are shared between them. Configuration information may be entered into either or both of the controller modules and the information is shared dynamically. Each cache module may be "locked" by an individual controller module to prevent the other controller module from inadvertently disturbing the contents of the other controller module's cache. During initialization, each controller module checks for the existence of an associated cache module and, if present, it is immediately "locked" by the controller module. Should a controller module fail or give an indication of a malfunction, the other controller module will disable or "kill" the malfunctioning controller module thereby resetting it and releasing any lock it may have had on its cache module. In those instances where the cache module is a write cache, the surviving controller module can resume operations where the malfunctioning controller module left off and complete any remaining writes to the disabled controller module's storage devices preventing the loss of any host computer data. The controller modules are tolerant of the other controller module failing and then rebooting and the sequence of events is detected and recognized by the surviving controller module such that it does not disable the one that failed. The dual controller modules communicate asynchronously to verify that they are each operational and to exchange and verify configuration information and to provide operational status dynamically.

Abstract translation: 容错存储控制器采用紧密耦合的双控制器模块。 每个控制器模块检查以查看是否存在另一个控制器模块或高速缓存模块，并且如果存在，那么关于控制器模块和连接的设备的所有配置信息在它们之间共享。 配置信息可以输入到两个或两个控制器模块中，并且信息是动态共享的。 每个高速缓存模块可以被“锁定” 由单独的控制器模块来防止另一个控制器模块无意中干扰另一个控制器模块的高速缓存的内容。 在初始化期间，每个控制器模块检查相关高速缓存模块的存在，并且如果存在的话，它立即被“锁定” 通过控制器模块。 如果控制器模块发生故障或给出故障指示，则其他控制器模块将禁用或“杀死” 发生故障的控制器模块将其重置并释放它在其高速缓存模块上可能存在的任何锁定。 在高速缓存模块为写入高速缓存的情况下，幸存的控制器模块可以在发生故障的控制器模块停止的情况下恢复操作，并且完成对禁用的控制器模块的存储设备的任何剩余写入，防止丢失任何主机数据。 控制器模块容许其他控制器模块发生故障然后重新启动，事件顺序被存活的控制器模块检测到并识别，以使其不会失效。 双控制器模块异步通信以验证它们各自是否可操作并交换和验证配置信息并动态提供操作状态。 ＆lt;图像＆GT;

公开(公告)号：WO2016040722A1

公开(公告)日：2016-03-17

申请号：PCT/US2015/049548

申请日：2015-09-11

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： VENTURA, Ashley P. ,  RAMANI, Tarun ,  MEHRA, Karan ,  RAJPAL, Shiv Kumar ,  HAVEWALA, Sarosh C.

IPC: G06F11/20 ,  G06F11/07

CPC classification number: G06F11/201 ,  G06F11/0727 ,  G06F11/2023 ,  G06F11/2089 ,  G06F11/2094 ,  G06F2201/85 ,  H04L67/1097

Abstract: Scalable data storage techniques are described. In one or more implementations, data is obtained by one or more computing devices that describes fault domains in a storage hierarchy and available storage resources in a data storage pool. Operational characteristics are ascertained, by the one or more computing devices, of devices associated with the available storage resources within one or more levels of the storage hierarchy. Distribution of metadata is assigned by the one or more computing devices to one or more particular data storage devices within the data storage pool based on the described fault domains and the ascertained operational characteristics of devices within one or more levels of the storage hierarchy.

Abstract translation: 描述可扩展数据存储技术。 在一个或多个实现中，数据由描述存储层级中的故障域的一个或多个计算设备和数据存储池中的可用存储资源获得。 操作特征由一个或多个计算设备确定与存储层级的一个或多个级别内的可用存储资源相关联的设备。 基于所描述的故障域和所述存储层级的一个或多个级别内的设备的确定的操作特性，由所述一个或多个计算设备向所述数据存储池中的一个或多个特定数据存储设备分配元数据的分发。

公开(公告)号：WO2015034498A1

公开(公告)日：2015-03-12

申请号：PCT/US2013/058204

申请日：2013-09-05

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： PRESTON, James D. ,  NAZARI, Siamak ,  DANIELS, Rodger

IPC: G06F11/16 ,  G06F13/00

CPC classification number: G06F3/0619 ,  G06F3/0665 ,  G06F3/0689 ,  G06F11/201 ,  G06F11/2089 ,  G06F12/0815 ,  G06F13/4022 ,  G06F2212/621

Abstract: Example embodiments relate to a mesh topology storage cluster with an array based manager. The mesh topology storage may include a first pair of controller nodes to access a first storage volume, and a second pair of controller nodes to access a second storage volume. The mesh topology storage may include an array based manager (ABM) associated with the first pair of controller nodes to monitor paths to the first storage volume via the first pair of controller nodes and to monitor paths to the second storage volume via the second pair of controller nodes. The mesh topology storage may include a passive component associated with the second pair of controller nodes to route ABM-type communications of the second pair of controller nodes to the ABM.

Abstract translation: 示例实施例涉及具有基于阵列的管理器的网格拓扑存储集群。 网格拓扑存储可以包括用于访问第一存储卷的第一对控制器节点和用于访问第二存储卷的第二对控制器节点。 网格拓扑存储可以包括与第一对控制器节点相关联的基于阵列的管理器（ABM），以经由第一对控制器节点来监控到第一存储卷的路径，并且经由第二对控制器节点监视到第二存储卷的路径 控制器节点。 网格拓扑存储可以包括与第二对控制器节点相关联的无源组件，以将第二对控制器节点的ABM类型通信路由到ABM。

公开(公告)号：WO2014160556A2

公开(公告)日：2014-10-02

申请号：PCT/US2014/031003

申请日：2014-03-18

Applicant: SILICON GRAPHICS INTERNATIONAL CORP.

Inventor： DEAN, Steven J. ,  COLLINS, David R. ,  KINYON, Paul

CPC classification number: G06F12/0246 ,  G06F1/263 ,  G06F3/0635 ,  G06F11/2002 ,  G06F11/2007 ,  G06F11/201 ,  G06F11/2084 ,  G06F11/2089

Abstract: A high performance computing (HPC) system includes computing blades having a first region that includes processors for performing a computation, and a second region that includes non-volatile memory for use in performing the computation and another computing processor for performing data movement and storage. Because data movement and storage are offloaded to the secondary processor, the processors for performing the computation are not interrupted to perform these tasks. A method for use in the HPC system receives instructions in the computing processors and first data in the memory. The method includes receiving second data into the memory while continuing to execute the instructions in the computing processors, without interruption. A computer program product implementing the method is also disclosed.

Abstract translation: 高性能计算（HPC）系统包括具有包括用于执行计算的处理器的第一区域的计算刀片和包括用于执行计算的非易失性存储器的第二区域和用于执行数据移动和存储的另一个计算处理器。 由于数据移动和存储被卸载到次要处理器，所以用于执行计算的处理器不被中断以执行这些任务。 在HPC系统中使用的方法接收计算处理器中的指令和存储器中的第一数据。 该方法包括：在不间断地继续执行计算处理器中的指令的同时，将第二数据接收到存储器中。 还公开了一种实现该方法的计算机程序产品。