-
-
公开(公告)号：EP0316981B1
公开(公告)日：1993-05-26
申请号：EP88202416.9
申请日：1988-10-29
Inventor： Ryckebusch, Frank
IPC: H02M3/335
CPC classification number: H02M3/33507 , H02M3/33569 , H02M2001/0022
-
公开(公告)号：EP0417083B1
公开(公告)日：1993-05-19
申请号：EP88903227.2
申请日：1988-03-26
Inventor： PAUWELS, Bart, Joseph, Gerard
CPC classification number: H04L12/5601 , H04L12/433 , H04L49/106 , H04L49/309 , H04L2012/5651 , H04L2012/5674 , H04L2012/5681
Abstract: Communication switching element to switch M signal inputs (I(1) to I(M)) to any of N signal outputs (O(1) to O(N)) and comprising MN buffers (Q(11) to Q(MN)) which are arranged in a matrix of M rows and N columns. Each buffer is used to store cells during their transit from the associated input to the associated output.
-
公开(公告)号：EP0461114A1
公开(公告)日：1991-12-18
申请号：EP90900860.0
申请日：1989-12-28
Inventor： LEYSSENS, François, Jeanne, Charles , DECOLVENAER, Etienne, Karel, André , VAN WEERELD, Paul, Johannes, Elza
IPC: H05K7
CPC classification number: H05K7/20672
Abstract: Ce système de refroidissement d'une pluralité de plaquettes de circuit (3) portant des composants électriques (1, 2) dissipant la chaleur, comprend un réseau de rails métalliques (5, 7, 9, 11) intercouplant des plaques de drains métalliques (4) desdites plaquettes, ainsi qu'un échangeur thermique (13), chacun desdits rails métalliques comprenant un conduit thermique (19, 8, 10, 12).
-
公开(公告)号：EP0201635B1
公开(公告)日：1991-12-18
申请号：EP85200774.9
申请日：1985-05-17
CPC classification number: H04M19/026 , H04M3/005 , H04M3/2272 , H04M19/005 , H04M19/02
-
Patent Agency Ranking106.发明公开Routing logic means for a communication switching element 失效Anordnung zur Leitweglenkungfürein Kommunikations-Vermittlungselement。
公开(公告)号：EP0446493A1
公开(公告)日：1991-09-18
申请号：EP90200594.1
申请日：1990-03-14
Inventor： Henrion, Michel André Robert
IPC: H04L12/56
CPC classification number: H04L45/00 , H04L12/18 , H04L12/5601 , H04L45/16 , H04L49/106 , H04L49/256 , H04L49/309
Abstract: Routing logic means (RL) for a communication switching element (ISE) of a self- routing multi- stage switching network and able to transfer cells or packets of information from any of its inlets (I1-32) to any of its outlets (O1-32). The outlets of the switching element are arranged in routing groups containing one or more of them and of which the identity is derived by the routing logic means from an output- port- address (OPA) identifying an output of the switching network and contained in the self- routing- tag (SRT) associated to the cell. This cell is then transferred to one of the outlets belonging to the selected routing group.
The routing logic means (RL) are also able to control the transfer of a cell through the switching element according to the execution of a predetermined routing function selected amongst a plurality of routing functions (RS, DI, MC, BH, IS). This routing function to be executed is selected by the routing logic means according to a routing- control- code (RCC) also contained in the self- routing- tag (SRT) and each value thereof identifies a specific transfer pattern constituted by a predetermined sequence of routing functions to be executed in the switching elements (ISE) through the switching network (SN).Abstract translation: 用于自路由多级交换网络的通信交换元件（ISE）的路由逻辑装置（RL），并且能够将其任何入口（I1-32）的信元或信息包传送到其任何出口（O1） -32）。 开关元件的出口被布置在包含它们中的一个或多个的路由组中，并且其标识由路由逻辑装置从识别交换网络的输出并包含在交换网络中的输出端口地址（OPA）导出 与该单元相关联的自路由标签（SRT）。 然后将该小区传送到属于所选路由组的出口之一。 路由逻辑装置（RL）还能够根据在多个路由功能（RS，DI，MC，BH，IS）中选择的预定路由功能的执行来控制通过交换单元的小区的传输。 要执行的路由功能由路由逻辑装置根据还包含在自路由标签（SRT）中的路由控制码（RCC）来选择，并且其每个值标识由预定序列构成的特定传输模式 通过交换网络（SN）在交换单元（ISE）中执行的路由功能。
-
公开(公告)号：EP0409844A1
公开(公告)日：1991-01-30
申请号：EP89902759.0
申请日：1989-02-07
Inventor： WILLOCX, Eddie, Louis, Marie
CPC classification number: H03F3/68 , H03F1/523 , H04M19/005
Abstract: Un circuit pour lignes de communication comprend un agencement amplificateur avec deux amplificateurs (LOA1/2) capables tous les deux de faire baisser le courant d'un conducteur (L1/2) associé de la ligne jusqu'à une tension négative (V-) à travers un transistor commun (T). Chaque amplificateur comprend un circuit individuel de détection de courants de surcharge (OCD1/2) et un circuit individuel de limitation de courant (CLC1/2). Les circuits de détection sont couplés aux circuits de limitation par un circuit commun de détection (OCD3) et par un circuit combinatoire commun (GC1) qui applique un signal actif de sortie aux circuits de limitation lorsque les deux amplificateurs font baisser des courants excessifs.
-
公开(公告)号：EP0408561A1
公开(公告)日：1991-01-23
申请号：EP89900824.0
申请日：1988-12-24
Inventor： BUSSCHAERT, Hans Johan Jozef , RABAEY, Dirk Herman Lutgardis Cornelius , REUSENS, Peter Paul Frans
CPC classification number: H04Q11/0428 , H04L12/525
Abstract: Un adaptateur de transmission multinorme (MSRA) permet de connecter un dispositif de transmission à faible vitesse (TP), par exemple un poste utilisateur, et un dispositif de transmission à haute vitesse (NP), par exemple un réseau numérique à intégration de services (RNIS). Ces deux dispositifs de transmission sont autorisés à transmettre des signaux ayant des caractéristiques électriques et fonctionnelles d'interface sélectionnables parmi une grande variété de caractéristiques possibles. L'adaptateur de transmission est intégré dans une puce électronique et est capable d'effectuer les différentes combinaisons d'adaptation de vitesse grâce à ses composants programmables (TXFR, TXUS, RXUS, RXFR, BUSA, BAUDA). La programmation de l'adaptateur de transmission est réalisée au moyen d'un microprocesseur hôte externe (PP) à la puce et qui peut être également utilisé pour stocker provisoirement des données transmises entre les deux dispositifs de transmission ainsi que pour transmettre des informations à destination de ou recevoir des informations en provenance de ces dispositifs.
-
公开(公告)号：EP0398897A1
公开(公告)日：1990-11-28
申请号：EP89900595.0
申请日：1988-12-05
Inventor： HASPESLAGH, Didier, René
Abstract: Le transducteur décrit comprend un étage d'entrée différentiel (DIS) ayant une sortie (03) commandant la porte d'un transistor de sortie (P3), dont la ligne de courant principale est connectée entre les pôles d'une source d'alimentation en courant continue placée en série avec trois résistances (R1/3). La jonction de la première résistance (R1) et de la seconde résistance (R2) est connectée à une entrée (I2) de l'étage différentiel et la jonction de la seconde résistance (R2) et de la troisième résistance (R3) constitue une sortie (02) du transducteur, lequel comporte une autre sortie constituée par la jonction du transistor (P3) et de la première résistance (R1).
-
公开(公告)号：EP0290090A3
公开(公告)日：1990-08-22
申请号：EP88200852.7
申请日：1988-05-02
Inventor： Barri, Peter Irma August
CPC classification number: H04L12/42 , H04L49/102 , H04L49/254 , H04L49/30
Abstract: A switching network including one or more switching circuits and a control circuit (CCC), the switching circuit including a time division switching element (SR12-SR78) provided with inputs and outputs for data packets and the switching element being controlled by the control circuit (CCC). This switching element is constituted by a closed loop shift register (SR12-SR78) of which all the stages are controlled by a clock signal (f2) provided by the control circuit (CCC) and form a number of shift register portions (SR12-SR78) which are each (SR12) associated to a parallel input (h12) having access to all stages of this portion. A plurality of inputs (R1/2) of the switching element have access to this parallel input (h12) via a multiplexer (MUX12).
-
-
-
-
-
-
-
-
-
Search Results
201
records
(took 0.031 seconds)
