公开(公告)号：KR100524936B1

公开(公告)日：2005-10-31

申请号：KR1020020077033

申请日：2002-12-05

Applicant: 삼성전자주식회사

Inventor： 서희영 ,  최정환

IPC: G11C7/10

CPC classification number: G01R31/31715

Abstract: 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼 및 SBD 버퍼의 셀프 테스트 방법이 개시된다. 본 발명에 의한 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼는 출력 드라이버, 입력 수신기, 제1 멀티플렉서 및 입력신호 발생회로를 구비하는 것을 특징으로 한다.
출력 드라이버는 출력 데이터 신호를 수신하여 입출력 노드로 출력한다. 입력 수신기는 입출력 노드에 입력되는 입력 데이터 신호와 출력 데이터 신호가 합쳐진 신호를 수신하여 소정의 기준 전압과 비교하여 출력한다. 제1 멀티플렉서는 소정의 기준전압 선택신호에 응답하여 기준 전압을 출력한다. 입력신호 발생회로는 테스트 모드에서 테스트용 입력신호를 발생하여 입력 데이터 신호로서 출력한다.
본 발명에 의한 입력 신호 발생 기능을 가지는 셀프 테스트 회로를 포함하는 SBD 버퍼 및 SBD 버퍼의 셀프 테스트 방법은 셀프 테스트시 입력 신호를 발생하여 SBD 버퍼의 정확한 성능 테스트를 할 수 있는 장점이 있다.

公开(公告)号：KR100510502B1

公开(公告)日：2005-08-26

申请号：KR1020020077348

申请日：2002-12-06

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H01L21/66

CPC classification number: G01R31/31926

Abstract: 종래의 자동 테스트 장치를 이용하여 테스트 할 수 있는 동시 양방향 기능을 구비하는 반도체 장치 및 상기 반도체 장치를 테스트하는 방법이 제공된다. 반도체 장치를 테스트하는 방법은 DUT의 동시 양방향 패드쌍들이 모두 정상적이라면, 테스터의 각 짝수번 데이터 채널을 통하여 제1정상 디바이스 및 제3정상 디바이스의 북쪽파트에 있는 각 짝수번 패드로 0을 기입하는 동시에 테스터의 각 짝수번 데이터 채널을 통하여 제2정상 디바이스 및 제4정상 디바이스의 남쪽파트에 있는 각 짝수번 패드로 1을 기입하면, 기입과 동시에 테스터의 각 홀수번 데이터 채널을 통하여 제1정상 다바이스 및 제3정상 디바이스의 북쪽파트에 있는 각 홀수번 패드로부터 1이 독출되는 동시에 테스터의 각 홀수번 데이터 채널을 통하여 제2정상 디바이스 및 제4정상 디바이스의 남쪽파트에 있는 각 홀수번 패드로부터 0이 독출된다.

公开(公告)号：KR100487653B1

公开(公告)日：2005-05-03

申请号：KR1020020055354

申请日：2002-09-12

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H03L7/22

CPC classification number: H03L7/0812 ,  H03L7/07

Abstract: 본 발명은 보호기능을 갖는 지연동기 루프 회로를 공개한다. 이 회로는 외부 클럭신호 및 상기 외부 클럭신호를 소정시간 지연시킨 지연출력신호에 응답하여 위상이 서로 다른 복수개의 신호들로 구성된 제1 출력신호를 출력하고, 상기 외부 클럭신호와 상기 지연출력신호를 비교하여 제2 출력신호를 출력하는 기준 루프, 상기 외부 클럭신호를 입력하고, 상기 제 1출력신호를 이용하여 상기 외부 클럭신호와 위상이 동일한 내부 클럭신호를 출력하는 파인 루프, 및 상기 제2 출력신호의 상태가 소정시간동안 변하지 않으면 동작 가능 주파수 범위를 벗어나는 것으로 판단하여 보호신호를 발생시키는 천이 검출회로를 구비하는 것을 특징으로 한다. 따라서, 동작 가능 주파수의 범위를 벗어나는 외부 클럭신호가 들어올 경우 자동적으로 회로 전체를 보호할 수 있다.

公开(公告)号：KR1020050031678A

公开(公告)日：2005-04-06

申请号：KR1020030067912

申请日：2003-09-30

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: G11C7/06

CPC classification number: G11C7/106 ,  G11C7/1012 ,  G11C7/1036 ,  G11C7/1039 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1069 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4096

Abstract: An input/output line sense amplifier, a method for controlling input/output line driver, and a semiconductor memory apparatus using the sense amplifier and the control method are provided to improve performance characteristic by reducing instantaneous noise. Input/output line detection amplifiers(321-328) receive and amplify N-bit(N is a natural number) data read from a memory cell array(31) through N-number of input/output lines. A pipe line circuit(33) receives the N-bit data amplified by the input/output line detection amplifiers and outputs them in serial through an input/output pin. Input/output line drivers receive N-bit data stored in the pipe line circuit and transmit them to the memory cell array through the N-number of input/output lines. The input/output line detection amplifiers are divided into plural groups, each of which is to be enabled sequentially.

Abstract translation: 提供输入/输出线路读出放大器，用于控制输入/输出线路驱动器的方法以及使用读出放大器和控制方法的半导体存储器件，以通过减少瞬时噪声来提高性能特性。 输入/输出线检测放大器（321-328）通过N个输入/输出线接收和放大从存储单元阵列（31）读取的N位（N为自然数）数据。 管线电路（33）接收由输入/输出线检测放大器放大的N位数据，并通过输入/输出引脚串行输出。 输入/输出线路驱动器接收存储在管线电路中的N位数据，并通过N个输入/输出线将其发送到存储单元阵列。 输入/输出线检测放大器被分成多个组，每个组被顺序启用。

公开(公告)号：KR1020050003895A

公开(公告)日：2005-01-12

申请号：KR1020030045414

申请日：2003-07-04

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: G11C7/10

Abstract: PURPOSE: An open drain output buffer circuit for controlling pull-up slew rate is provided to control a pull-up slew rate by pulling up a pad level only for a brief time after a falling transition. CONSTITUTION: An open drain output buffer circuit(30) for controlling pull-up slew rate comprises a pad(301) connected with a termination voltage(Vterm) through an external termination resistor(Rterm); a pull-down NMOS transistor(PD3) connected between the pad(301) and the ground voltage(VSS), for pulling down a pad level(Vout) in response to the output data(Dout); a pull-up PMOS transistor(PU3) connected between the pad(301) and the termination voltage(Vterm), for pulling up a pad level(Dout) in response to the control signal(01); a control circuit(302) for receiving the output data(Dout) and turning on the pull-up transistor in order to pull up the pad level for a brief time after the falling transition.

Abstract translation: 目的：提供用于控制上拉压摆率的开漏输出缓冲电路，用于通过在下降转换后的短时间内提升焊盘电平来控制上拉转换速率。 构成：用于控制上拉压摆率的开漏输出缓冲电路（30）包括通过外部终端电阻（Rterm）与终端电压（Vterm）连接的焊盘（301）; 连接在焊盘（301）和接地电压（VSS）之间的下拉式NMOS晶体管（PD3），用于响应于输出数据（Dout）拉低焊盘电平（Vout）; 连接在焊盘（301）和端接电压（Vterm）之间的上拉PMOS晶体管（PU3），用于响应于控制信号（01）提升焊盘电平（Dout）; 用于接收输出数据（Dout）并导通上拉晶体管的控制电路（302），以便在下降转换之后短暂的时间提升焊盘电平。

公开(公告)号：KR1020040099917A

公开(公告)日：2004-12-02

申请号：KR1020030032053

申请日：2003-05-20

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  최정환 ,  이윤상

IPC: G11C7/10

CPC classification number: G11C7/18 ,  G11C7/10 ,  G11C7/1021 ,  G11C7/1048 ,  G11C2207/002 ,  G11C2207/005 ,  G11C2207/2281 ,  G11C2207/229

Abstract: PURPOSE: A semiconductor memory device and a data write and read method thereof are provided to perform data input/output at the same time to increase efficiency of a system bus. CONSTITUTION: A memory cell array(10) comprises a plurality of memory cells connected between a plurality of word lines and a plurality of bit line pairs. The semiconductor memory device also comprises a fixed number of write line pairs and a fixed number of read line pairs. A plurality of write column selection gates(WYG) transmit data between the plurality of bit line pairs and the write line pairs during a read operation. And a plurality of read column selection gates(RYG) transmit data between the plurality of bit line pairs and the read line pairs during the read operation.

Abstract translation: 目的：提供半导体存储器件及其数据写入和读取方法，以同时执行数据输入/输出，以提高系统总线的效率。 构成：存储单元阵列（10）包括连接在多个字线和多个位线对之间的多个存储单元。 半导体存储器件还包括固定数量的写入线对和固定数量的读取线对。 在读操作期间，多个写列选择门（WYG）在多个位线对和写线对之间传送数据。 并且在读取操作期间，多个读取列选择门（RYG）在多个位线对和读取线对之间传送数据。

公开(公告)号：KR1020040090817A

公开(公告)日：2004-10-27

申请号：KR1020030024781

申请日：2003-04-18

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H04L12/20

CPC classification number: G11C7/222 ,  G06F13/4291 ,  G11C7/1006 ,  G11C7/22

Abstract: PURPOSE: A transmitter for improving a data rate is provided to transmit a signal in which the first and second output data are overlapped with each other through a transmission line by using the first and second transmission reference clocks, thereby increasing a bandwidth without increasing a clock frequency. CONSTITUTION: The first output driver(110) outputs the first output data(TX_D1) in response to the first transmission reference clock(TClk1). The second output driver(120) outputs the second output data(TX_D2) in response to the second transmission reference clock(TClk2) having a 90-degree phase difference with the first transmission reference clock(TClk1). The first and second output drivers(110,120) are connected to one overlapping node(130). The overlapping node(130) is connected to a transmission line(300).

Abstract translation: 目的：提供一种用于提高数据速率的发射机，通过使用第一和第二传输参考时钟通过传输线传输其中第一和第二输出数据彼此重叠的信号，从而增加带宽而不增加时钟 频率。 构成：第一输出驱动器（110）响应于第一传输参考时钟（TClk1）输出第一输出数据（TX_D1）。 响应于与第一传输参考时钟（TClk1）具有90度相位差的第二传输参考时钟（TClk2），第二输出驱动器（120）输出第二输出数据（TX_D2）。 第一和第二输出驱动器（110,120）连接到一个重叠节点（130）。 重叠节点（130）连接到传输线（300）。

公开(公告)号：KR1020040023906A

公开(公告)日：2004-03-20

申请号：KR1020020055354

申请日：2002-09-12

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H03L7/22

CPC classification number: H03L7/0812 ,  H03L7/07

Abstract: PURPOSE: A delay locked loop circuit having a protection function is provided to protect the whole circuit automatically when an external clock signal out of an operation frequency range is inputted. CONSTITUTION: A reference loop(10) receives an external clock signal(CLK) and generates the first output signal(RLOUT) and the second output signal(PD01) constituted with a plurality of signals having different phases. A fine loop(20) receives the external clock signal, and receives the first output signal of the reference loop and generates an internal clock signal. And a transition detection circuit(30) receives the second output signal of the reference loop and generates a protection signal by detecting the variation of a state of the second output signal of the reference loop.

Abstract translation: 目的：提供具有保护功能的延迟锁定环电路，以便在外部时钟信号输入工作频率范围之后自动保护整个电路。 构成：参考环路（10）接收外部时钟信号（CLK）并产生由具有不同相位的多个信号构成的第一输出信号（RLOUT）和第二输出信号（PD01）。 微环（20）接收外部时钟信号，并接收参考环路的第一输出信号并产生内部时钟信号。 并且转换检测电路（30）接收参考回路的第二输出信号，并通过检测参考回路的第二输出信号的状态的变化来产生保护信号。

公开(公告)号：KR1020020030139A

公开(公告)日：2002-04-24

申请号：KR1020000060705

申请日：2000-10-16

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H01R33/76

CPC classification number: H05K1/142 ,  H01R12/721 ,  H05K1/144

Abstract: PURPOSE: Sockets for module extension and a memory system using the sockets are provided to use a through socket and a turn around socket, so as to easily extend memory modules, without increasing a size of a PCB(Printed Circuit Board). CONSTITUTION: A socket pin fixing unit(400) mounts two memory modules, that is, a first memory module(41) and a second memory module(42) in mutually different directions. A first socket pin(401) perforates the socket pin fixing unit(400), to connect a tap positioned on one surface of the first memory module(41) with a tap positioned on one surface of the second memory module(42). And a second socket pin(402) perforates the socket pin fixing unit(400), to connect a tap positioned on the other surface of the first memory module(41) with a tap positioned on the other surface of the second memory module(42).

Abstract translation: 目的：提供插座用于模块扩展和使用插座的存储系统，以使用贯穿插座和转向插座，以便轻松扩展内存模块，而不会增加PCB（印刷电路板）的大小。 构成：插座固定单元（400）在相互不同的方向上安装两个存储器模块，即第一存储器模块（41）和第二存储器模块（42）。 第一插座销（401）对插座固定单元（400）穿孔，以将位于第一存储器模块（41）的一个表面上的抽头与位于第二存储器模块（42）的一个表面上的抽头相连接。 并且第二插座销（402）穿透插座销固定单元（400），以将位于第一存储器模块（41）的另一表面上的抽头与位于第二存储器模块（42）的另一表面上的抽头相连接 ）。

公开(公告)号：KR1020010055881A

公开(公告)日：2001-07-04

申请号：KR1019990057204

申请日：1999-12-13

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: G11C11/401

Abstract: PURPOSE: A RAMBUS DRAM semiconductor device compensating for duty cycles of input data is provided to compensate for the duty cycles of the data having varying duty cycles upto 50%. CONSTITUTION: The RAMBUS DRAM semiconductor device includes a reference voltage generator(311) and a data receiver(321). The reference voltage generator receives data and generates a reference voltage. The data receiver receives the reference voltage, a clock signal and data, amplifies the data and the reference voltage synchronized with the clock signal and compensates the duty cycle of the data upto 50%. The reference voltage generator further includes a voltage divider(331), an analog-digital converter(335) and a digital-analog converter(337). The voltage divider generates a mid-voltage between the high level voltage and the low level voltage of the data. The analog-digital converter converts the output voltage of the voltage divider. The digital-analog converter converts the output signal of the analog-digital converter.

Abstract translation: 目的：提供补偿输入数据占空比的RAMBUS DRAM半导体器件，以补偿具有高达50％的占空比变化的数据的占空比。 构成：RAMBUS DRAM半导体器件包括参考电压发生器（311）和数据接收器（321）。 参考电压发生器接收数据并产生参考电压。 数据接收器接收参考电压，时钟信号和数据，放大与时钟信号同步的数据和参考电压，并补偿数据的占空比高达50％。 参考电压发生器还包括分压器（331），模拟数字转换器（335）和数模转换器（337）。 分压器在高电平电压和数据的低电平电压之间产生中间电压。 模数转换器转换分压器的输出电压。 数模转换器转换模拟数字转换器的输出信号。