公开(公告)号：KR1019950008251B1

公开(公告)日：1995-07-26

申请号：KR1019920024456

申请日：1992-12-16

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김귀동 ,  구용서 ,  한태현 ,  구진근

IPC: H01L29/73

Abstract: This method minimizes the size and the parasitic junction capacitance of devices by self-aligning an emitter, a base, a collector electrode, and an activation region with polycrystaline silicon. The method includes the steps of: forming n- epitaxial layer (3), buffer layer (4), nitride layer (5), polycrystal silicon layer (6), and low temerature deposited oxide layer (7) on the p-type silicon substrate (1) sequentially; spreading n+-type polycrystal silicon layer (12) for a collector electrode, forming silicide layer (13) and low temperature deposited oxide layer (14), and spreading the first photoresist layer (15) and the second photoresist layer (16) sequentially; removing the photoresist layers and low temperature deposited oxide layer by dry etching process, forming selectively thermal oxide layer (14a) on the exposed area of the n+-type polycrystal silicon layer and isolating the n+-type polycrystal silicon layer with other electrode sequentially.

Abstract translation: 该方法通过使发射极，基极，集电极电极和具有多晶硅的激活区域自对准来最小化器件的尺寸和寄生结电容。 该方法包括以下步骤：在p型硅上形成n-外延层（3），缓冲层（4），氮化物层（5），多晶硅层（6）和低温沉积氧化物层（7） 基板（1）; 扩散用于集电极的n +型多晶硅层（12），形成硅化物层（13）和低温沉积氧化物层（14），并依次铺展第一光致抗蚀剂层（15）和第二光致抗蚀剂层（16） 通过干蚀刻工艺去除光致抗蚀剂层和低温沉积氧化物层，在n +型多晶硅层的暴露区域上选择性地形成热氧化物层（14a），并依次与其他电极隔离n +型多晶硅层。

公开(公告)号：KR1019940016896A

公开(公告)日：1994-07-25

申请号：KR1019920024457

申请日：1992-12-16

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김귀동

IPC: H01L29/78

Abstract: 본 발명은 정보의 고속처리와 신호의 선형성을 필요로 하는 시스템에 적용될 수 있는 PSA바이폴라 소자의 제조방법에 관한 것으로서, 특히 반도체기판상에 형성되는 여러 다결정 실리콘 전극을 자기정렬하여 소자의 점유면적과 기생접합 용량의 측면에서 개량된 바이폴라 트랜지스터의 제조방법에 관한 것으로, 다결정 실리콘을 이용하여 에미터, 베이스, 콜렉터전극 및 활성 영역을 동시에 자기정렬시키므로써 소자의 면적과 기생접합용량의 최소화를 기하는 다결정 실리콘 자기정렬의 바이폴라 소자의 제조방법을 제공하는데 그 목적이 있다.

公开(公告)号：KR1019930011283A

公开(公告)日：1993-06-24

申请号：KR1019910021084

申请日：1991-11-25

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 구진근 ,  한태현 ,  김귀동 ,  구용서 ,  강상원

IPC: H01L21/328

Abstract: 본 발명은 컴퓨터, 통신기기 및 고속정보처리시스템에서 필요로하는 고속바이폴라소자의 제조방법에 관한 것으로서, 종래에는 에미티-베이스 다결정실리콘전극간의 격리를 위한 측벽산화막을 소자의 활성영역안쪽에 정의함으로써, 서브미크론의 에미터선폭을 쉽게 실현할 수 있으나, 두가지의 중요한 단점을 가진다.
첫째, P+다결정실리콘의 선택적 건식시각을 위한 P+다결정 실리콘의 열적산화막 성장시, 붕소(boron)의 역확산에 의한 베이스 접합깊이의 불균일성, 즉 비활성 및 활성 베이스영역을 형성하기 위한 P+불순물의 동시주입으로 베이스의 접합깊이 및 불순물분포의 제어가 어렵다.
둘째, 소자의 전체크기를 결정짓 P+다결정실리콘의 선행정의는 에미터-베이스 및 베이스-콜렉터간이 격리를 위한 P+다결정실리콘의 건식식각시, 식각의 종점결정을 어렵게 한다.
이러한 단점들을 소자제조공정상이 신뢰도를 떨어뜨리는 결과를 초래한다.
본 발명은 소자의 비활성베이스 다결정실리콘 전극을 활성베이스영역과 구분하여 BSG산화막으로 부터 붕소(boron)를 도핑하고 활성베이스영역은 차후 이온주입으로 조절함으로써 불순물농도 및 접합깊이의 제어가 용이하고, 또한 에미터-베이스 격리구간의 건식식각시 넓은 필드 산화막영역이 노출되므로써 건식식각의 종점조정이 용이하게 하여, 바이폴라소자의 전기적특성의 균질화와 공정신뢰도 및 소자성능을 향상시키도록 한 것이다.

公开(公告)号：KR1019930011272A

公开(公告)日：1993-06-24

申请号：KR1019910021082

申请日：1991-11-25

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김귀동 ,  구진근 ,  한태현 ,  구용서

IPC: H01L29/732

Abstract: 본 발명은 정보의 고속처리와 신호의 선형성을 요하는 시스템에 적용될 수 있는 PSA바이폴라소자 제조방법에 관한 것으로서, 현재까지의 PSA바이폴라소자는 베이스와 컬렉터 전극이 자기정렬되지 않기 때문에 칩집적도의 향상과 기판 접합용량의 감소에 한계가 있으며, 비활성베이스 전극파 컬렉터 전극을 격리시키기 위한 산화막영역은 매몰층 면적의 증가를 초래하여 결과적으로 소자의 칩집적도와 스위칭속도를 저하시키는 등의 문제점이 있었다.
본 발명은 자기정렬된 수직구조의 컬렉터전극을 형성함으로써 바이폴라 소자의 칩 집적도와 스위칭 속도를 향상시킬 수 있도록 바이폴라소자 제조방법을 제공하는 것이다.