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公开(公告)号：KR100157155B1
公开(公告)日：1999-02-18
申请号：KR1019950055888
申请日：1995-12-23
IPC: H03K17/00
Abstract: 본 발명은 스트릭틀리 논블로킹(strictly non-blocking) 구조의 TST(시간-공간-시간) 3단 스위치에서 공간스위치 중심의 점대점 패스파인딩(pathfinding) 방법에 관한 것으로서, 두가지 패스파인딩 방법에서 공통적으로 갖고 있는 피드백 작업을 없애기 위해 공간스위치 단계(2)에서 단위공간스위치의 입력 q와 출력 r에 대한 정보만을 이용하여 전체패스를 구하여 TST 3단 스위치 구성에서의 패스파인딩 과정에서 피드백 없이 공간 스위치 단계에서 단위공간 스위치의 입력 9와 출력 r에 대한 정보만을 이용하여 전체 패스를 구할 수 있는 효과가 있다.
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公开(公告)号：KR100152226B1
公开(公告)日：1998-11-02
申请号：KR1019950048428
申请日：1995-12-11
IPC: H04L7/00
Abstract: 본 발명은 시스템 클럭 발생기에 관한 것으로, 입력되는 여러개의 동기원중 하나의 기준 타이밍을 선택하고, 이를 이용하여 광대역 회선 분배 시스템에서 필요로 하는 시스템 클럭과 시스템 타이밍을 발생시켜 STM-N 신호 처리부와 스위치부로 공급하고, 외부 클럭을 생성하여 국내 동기망 클럭 생성 장치에 공급하는 시스템 클럭 발생기를 제공하기 위하여, 다수의 입력 동기원을 입력받아 선택 신호에 따라 기준 타이밍을 선택하는 기준 타이밍 선택 수단(11); 상기 기준 타이밍 선택 수단(11)으로 부터 기준 타이밍을 입력받아 동기된 클럭을 발생시켜 출력하는 디지틀 처리 위상 동기 루핑 수단(12); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 계수 클럭을 입력받아 분주하여 타이밍을 발생시키는 타이밍 생성 수단(13); 상기 기준 타이밍 선택 수단(11)으로 부터 수신 타이밍을 입력받고 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 선택 신호에 따라 외부 클럭을 선택하여 외부로 출력하는 외부 클럭 생성 수단(14); 상기 디지틀 처리 위상 동기 루핑 수단(12)으로 부터 동기 클럭을 입력받고 상기 타이밍 생성 수단(13)으로 부터 타이밍을 입력받아 다수의 시스템 클럭, 시스템 타이밍, 및 시스템 분배 타이밍을 발생하여 외부로 출력하는 클럭 드라이빙 수단(15)을 구비하여 전체 시스템을 동기시킬 수 있고, 처리 속도를 향상시킬 수 있으며, 마이크로 프로세서의 로드를 줄여 위상 데이타를 놓치지 않게 하며, 동기망 클럭의 성능 악화를 최소화할 수 있는 효가가 있다.
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公开(公告)号：KR100126842B1
公开(公告)日：1998-04-01
申请号：KR1019940035063
申请日：1994-12-19
IPC: H04L12/26
Abstract: The present invention provides a signal path error detecting circuit which monitors whether or not a normal operation is performed on its signal path for assuring service continuity by continuously checking errors due to various causes in a digital transmission system's signal processing during service and taking a maintaining/repairing step. This circuit can perform a continuous function monitoring during service and be applied to various digital signal processors with low power consumption. This circuit includes a parallel/serial converting part (202); a comparing part (204); an error latching part (205); an error accumulating part (206); a delay part (203); and a serial latching part (201).
Abstract translation: 本发明提供了一种信号路径误差检测电路，其通过连续地检查在数字传输系统的信号处理过程中的各种原因的错误以及维护/维护期间，监视是否对其信号路径执行正常操作以确保服务连续性， 修理步骤 该电路可以在服务期间执行连续功能监控，并将其应用于具有低功耗的各种数字信号处理器。 该电路包括并行/串行转换部分（202）; 比较部分（204）; 错误锁定部（205）; 误差累积部（206）; 延迟部分（203）; 和串行锁存部（201）。
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公开(公告)号：KR1019970056073A
公开(公告)日：1997-07-31
申请号：KR1019950052164
申请日：1995-12-19
IPC: H04B10/29
Abstract: 본 발명은 SDH(Synchronous Digital Hierarchy) DXC(Digital Cross-Connect)에 적용되어 타 동기식 전송망 노드(DXC, 분기결합 장치, 단국장치)와 STM-4(Synchronous Transport Moudule level-4) 광 신호로 접속되어 중계/다중 구간 섹션 오버헤드의 종단 및 AU(Administrative Unit) 신호에 대한 시간 스위칭 기능을 수행하는 신호접속 회로에 관한 것으로, STM-16급 광신호와 전기적 신호간의 광·전 및 전·광 변환기능, 고속신호의 다중/역다중 기능, STM-16 신호를 통해 송·수신되는 중계/다중구간 SOH(Section Overhead) 프로세싱 기능, 고속 신호 분배부에서 수용될 AU3 및 AU4 신호관련 포인터 프로세싱 기능, 분배부 기능의 일부인 전·후단 타임스위칭 기능, DXC가 타 노드의 분기/결합 기능들과 2fier 또는 4fier MS shared Ring 형성시 발생 가능한 중계 전송구간의 장애(fiber cut 등)에 대비한 BLS(Bidirectional Line Switc hing) 기능, 고속 스위치부와의 접속 규격 신호인 HBUS(77.76Mｂ/ｓ 병렬 데이타) 신호 접속 기능과 다중방향의 HBUS 신호들의 개별신호간의 시간지연을 보상해 주기 위한 HBUS 정렬기능, STM-16 신호처리 유니트의 상태 감지 및 제어 그리고 스위치 matrix (re)configuration 을 위한 CPU 인터페이스 기능, 그리고 송신 STM-16 신호를 형성할 송신 타이밍 발생 기능 및 각 기능들을 처리하기 위해 수용되는 ASIC 들의 CPU 인터페이스 기능들이 수용된다.
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公开(公告)号：KR1019970055426A
公开(公告)日：1997-07-31
申请号：KR1019950055888
申请日：1995-12-23
IPC: H03K17/00
Abstract: 본 발명은 스트릭틀리 논블로킹(strictly non-blocking) 구조의 TST(시간-공간-시간) 3단 스위치에서 공간스위치 중심의 점대점 패스파인딩(pathfinding) 방법에 관한 것으로서, 두가지 패스파인딩 방법에서 공통적으로 갖고 있는 피드백 작업을 없애기 위해 공간스위치 단계(2)에서 단위공간스위치의 입력 q와 출력 r에 대한 정보만을 이용하여 전체패스를 구하여 TST 3단 스위치 구성에서의 패스파인딩 과정에서 피드백 없이 공간 스위치 단계에서 단위공간 스위치의 입력 9와 출력 r에 대한 정보만을 이용하여 전체 패스를 구할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019970009757B1
公开(公告)日：1997-06-18
申请号：KR1019940037001
申请日：1994-12-23
Abstract: A C32 signal processor which is reliabe and simplified more than the connection of each device, such as TTLs and which can achieve a lower comsumption of power by an ASIC circuit design technic. The C32 signal processor includes a line encoding and decoding parts(U4, U5) to which polarity data are input; an AIS inserting data selection part(U20) connected with the line encoding part(U4) and for selectively ouputting AIS signal inserting data; first and second sync buffer sensing parts(U12, U14-1); first and second intermediate frequency producing parts(U8, U8-1); a de-stuffing control part(U7) connected with the second sync buffer part(U14-1) and for de-stuffing using 5 bits within C32 frame; and transmission self test part(U2) connected with the second receiving buffer part(U11-1), a C32 deciphering(U18), a micro-interface part(U3), and the parallel part(U14-1) connected with the second signal control part(u24), and a deciphering part(U18), the transmission self test part(U2) for ensuring the continuance and availability of service.
Abstract translation: 一种C32信号处理器，比每个设备的连接（如TTL）可靠和简化，并且可以通过ASIC电路设计技术实现更低的功耗消耗。 C32信号处理器包括输入极性数据的行编码和解码部分（U4，U5）; 与线路编码部分（U4）连接并用于选择性地输出AIS信号插入数据的AIS插入数据选择部分（U20） 第一和第二同步缓冲器检测部件（U12，U14-1）; 第一和第二中频产生部件（U8，U8-1）; 与第二同步缓冲器部分（U14-1）连接的解压缩控制部分（U7），并在C32帧内使用5位进行解压缩; 和与第二接收缓冲器部分（U11-1）连接的传输自检部分（U2），C32解密（U18），微接口部分（U3）和与第二接收缓冲器部分 信号控制部（u24）和解密部（U18），用于确保服务的连续性和可用性的传输自检部（U2）。
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公开(公告)号：KR1019960027846A
公开(公告)日：1996-07-22
申请号：KR1019940034029
申请日：1994-12-13
IPC: H04L25/08
Abstract: 본 발명은 동기식 다중장치의 AU 포인터 조정지터 감소장치에 관한 것으로, 특히 외부로부터 AU3 갭드분주클럭(6.480MHz)을 입력받아 읽기 어드레스를 발생하는 제1어드레스 발생수단(1); 외부로부터 BLC(Bit Leaking Control) 클럭(51.840MHz)과 정/부 스터핑정보 및 프레임클럭을 입력받아 VC3 갭드클럭(50.112MHz)을 출력하는, 비트리킹 처리수단(3); 상기 비트리킹 처리수단(3)으로부터 출력되는 VC3 갭드클럭을 8분주하여 VC3 갭드 분주클럭(6.264MHz)을 출력하는 분주수단(5) ; 상기 분주수단(5)으로부터 VC3 갭드 분주클럭(6.264MHz)을 입력받아 쓰기 어드레스를 발생하는 제2어드레스발생수단(4) ; 및 상기 제1, 제2어드레스 발생수단(1,4)에서 발생되는 어드레스에 따라 외부로부터 입력되는 AU3 수신데이터를 저장하거나 저장되어 있는 VC3 데이터를 출력하는 탄성버퍼수단(2)을 구비하여 AU3 신호를 VC3 신호로 역사상할때 나타나는 바이트성분의 포인터 조정지터를 감소시킬 수 있다.
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公开(公告)号：KR1019950015086B1
公开(公告)日：1995-12-21
申请号：KR1019930013965
申请日：1993-07-22
IPC: H04L12/43
Abstract: The synchronous mode multiplexing transmission device comprises: first and second network node interface units for performing a bidirectional 1+1 auto protection switching mode; a dependent signal processing unit for performing a signal mapping, a multiplexing/demultiplexing and a demapping and transmitting it to an external DS3 line; first and second high speed multiplexing units for performing a 1+1 switching mode; a system timing generating unit for generating a clock and a timing required by a system; and a system control unit for supplying a man machine interface for an operator.
Abstract translation: 同步模式复用传输装置包括：用于执行双向1 + 1自动保护切换模式的第一和第二网络节点接口单元; 用于执行信号映射的依赖信号处理单元，复用/解复用和解映射并将其发送到外部DS3线; 用于执行1 + 1切换模式的第一和第二高速复用单元; 系统定时产生单元，用于产生系统所需的时钟和定时; 以及用于为操作者提供人机界面的系统控制单元。
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