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公开(公告)号：KR100119907B1
公开(公告)日：1997-10-17
申请号：KR1019930026316
申请日：1993-12-03
IPC: H01L21/331
Abstract: A fabrication method of bipolar transistor is provided to improve movement speed using a silicide as a base electrode. The method comprises the steps of: forming an insulating layer(2) on a silicon substrate(1) used as collector for isolating an active region and forming a base single-crystal layer(3); defining an emitter-base region by patterning a silicide film(4); depositing an insulating layer(6) on the silicide film(4); and forming a base electrode by etching the insulating layer(6) and the silicide film(4) using a photo-resist film(5) as a mask. Thereby, it is possible to improve movement speed of bipolar transistor using a slicide as a base electrode for decreasing base resistance.
Abstract translation: 提供双极晶体管的制造方法，以使用硅化物作为基极来提高移动速度。 该方法包括以下步骤：在用作隔离有源区的集电体的硅衬底（1）上形成绝缘层（2）并形成基底单晶层（3）; 通过图案化硅化物膜（4）来限定发射极 - 基极区域; 在硅化物膜（4）上沉积绝缘层（6）; 以及使用光致抗蚀剂膜（5）作为掩模蚀刻绝缘层（6）和硅化物膜（4）来形成基极。 由此，可以提高使用切片机作为基极电阻降低基极电阻的双极晶体管的移动速度。
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公开(公告)号：KR1019970054342A
公开(公告)日：1997-07-31
申请号：KR1019950052690
申请日：1995-12-20
IPC: H01L29/70
Abstract: 본 발명은 이온주입이나 도랑을 이용한 베이스 결정박막 바이폴러 트랜지스터의 소자격리와 컬렉터－베이스 자기정렬의 동시형성방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉터를 형성시키는 제1과정과, 컬렉터 박막을 성장시키는 제2과정과, 컬렉터 연ㄱ려영역과 절연막을 형성하는 제3과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제4과정과, 측면부분에 절연막을 형성시키는 제5과정과, 정의된 활성영역에만 컬렉터 영역을 형성하는 제6과정과, 절연막과 소작격리용으로 절연막이 채워진 얇은 도랑을 형성시키는 제7과정과, 전도성 측면 반도체 박막을 형성하는 제8과정과, 베이스와 컬렉터가 자기정렬되어 베이스용 전도성 반도체 박막을 증착시키는 제9과정과, 패터닝하여 박막으로 구성된 베이스 전극영역을 형성하는 제10과정과, 절연막을 도포하는 제11과정 및 컬렉터용 전도성 반도체 박막과 베이스 전극용 전도성 반도체 박막과 베이스용 전도성 반도체 박막을 자기정렬하는 제12과정을 포함하며, 절연막이 채워진 얇은 도랑으로 소자격리가 이루어지며, 컬렉터용 반도체 박막에 마스크 없이 선택적으로 컬렉터 영역을 형성하며, 상하 양방향 동작성 수직구조를 갖게 하는데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 규소／규소 게르마늄 이종접합 박막구조를 사용하여 증가시키는 동시에 이온주입이나 도랑을 이용한 소자격리 공정과 컬렉터－베이스의 자기정렬 및 선택적 컬렉터 이온주입 공정을 동시에 하나의 감광막 마스크로 형성시킴으로써 제작공정을 간단화하며, 생산성을 제고하 며 동시에 컬렉터－베이스 기생용량의 감소를 통하여 소자의 차단 주파수 및 최대 진동 주파수를 증가시키는데에 그 효과가 있다.
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公开(公告)号：KR1019970053000A
公开(公告)日：1997-07-29
申请号：KR1019950050530
申请日：1995-12-15
IPC: H01L21/331
Abstract: 본 발명은 자기정렬(self-align) 방법에 의한 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 그 특성은 바이폴러 트랜지스터의 제조방법에 있어서, 규소 기판 위에 제 1 절연막 패턴을 형성하고 제 1 전도형 불순물을 이온주입하고 열처리하여 매몰층을 형성하는 제 1 공정과, 상기 웨이퍼 상에 제 2 절연막으로 소정의 활성영역을 정의하고 제 1 전도형 불순물이 첨가된 단결정 규소 박막을 선택적으로 성장시키고 감광막을 마스크로 컬렉터 싱커 부분에 고농도로 제 1 전도형 불순물을 첨가하는 제 2 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 완충용 규소 박막과 제 2 전도형 불순물이 첨가된 베이스 박막을 순차적으로 성장시킨 다음 제 1 전도형 불순물이 첨가된 에미터 박막과 제 3 절연막을 순차적으로 적층하고 감광막으로 에미터를 정의하고 절연 막과 에미터 박막을 순차적으로 건식식각한 다음 비활성 베이스영역에 제 2 전도형 불순물을 이온주입하는 제 3 공정과, 상기 감광막을 제거하고 베이스 전극부분을 감광막으로 정의하고 베이스 박막과 규소 박막을 건식식각하는 제 4 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 제 4 절연막을 적층한 후 열처리하여 에미터 박막내의 불순물을 확산시켜 에미터를 형성하고 감광막으로 베이스 전극부분을 정의하는 제 5 공정과, 상기 감광막을 마스크로 하여 제 4 절연막을 건식식각하여 에미터 박막의 측면에 측면절연막을 형성함과 동시에 베이스 전극이 형성되는 부분의 절연막을 식각하여 베이스 박막을 노출시킨 후 제 2 전도형 불순물을 고농도로 이온주입하는 제 6 공정과, 상기 감광막을 제거하고 노출된 베이스 박막 상에 선택적으로 베이스 전 극용 박막을 형성시키고 제 5 절연막을 적층하는 제 7 공정과, 상기 절연막을 평탄화하여 에미터 박막 위의 제 5 절연막을 제거하여 에미터 박막 위의 제 3 절연막을 노출시키는 제 8 공정과, 상기 노출된 제 3 절연막을 식각하여 에미터 접점을 형성하는 제 9 공정과, 감광막으로 베이스와 컬렉터 접점을 정의하고 절연막을 식각하여 접점을 형성하는 제 10 공정 및 상기 감광막을 제거하고 금속 전극을 형성하는 제 1 공정을 포함하는 데에 있으므로, 본 발명은 규소 게르마늄을 베이스로 사용하여 에미터(Emitter)와 베이스의 에너지 띠의 차이(energy bandgap)에 의해 전위장벽이 형성되어 에미터에서 베이스로의 반송자(carrier)의 주입은 증가되는 반면 베이스에서 에미터로의 반송자의 주입은 차단되어 결과적으로 전류이득이 증가되는 데에 그 효과가 있다.
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公开(公告)号：KR1019970004431B1
公开(公告)日：1997-03-27
申请号：KR1019930028270
申请日：1993-12-17
IPC: H01L21/331
Abstract: A fabrication method of bipolar transistors is provided to minimize an external base resistance using diffusion of indium ions. The method comprises the steps of: forming an emitter mesa and a base mesa by sequentially etching an emitter cap(6), emitter(5), buried base(4), collector and collector junction layer(2); forming a contact hole by etching an insulating layer(7); forming a resistance contact by depositing an emitter electrode(8) and a collector electrode(9) and annealing; opening the resistant contact; and diffusing an indium ions(10) to form an external base junction region(12) by annealing at low temperature. Using diffusion of indium ions(10), the resistance of external base junction region(12) is minimize.
Abstract translation: 提供双极晶体管的制造方法，以便使用铟离子的扩散来最小化外部基极电阻。 该方法包括以下步骤：通过依次蚀刻发射极帽（6），发射极（5），掩埋基底（4），集电极和集电极结层（2）形成发射极台面和基台面; 通过蚀刻绝缘层（7）形成接触孔; 通过沉积发射电极（8）和集电极（9）并退火形成电阻接触; 打开阻力接触; 以及通过在低温退火来扩散铟离子（10）以形成外部基极结区域（12）。 使用铟离子（10）的扩散，外部基极结区域（12）的电阻最小化。
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公开(公告)号：KR1019960013942B1
公开(公告)日：1996-10-10
申请号：KR1019930012202
申请日：1993-06-30
IPC: H01L29/73
Abstract: forming a trench for isolation after forming a n+ silicone layer(1) and a n- silicone layer(2) on a P type silicone wafer and a first nitrided film; forming a local insulating film(3) by thermal oxidizing an inactive region locally except an active region(4a) and a collector junction region(4b); forming a n+ layer(4) by ion-implantation into the collector junction region(4b); defining an emitter region by etching after forming a base thin film(5) and a silicide thin film(6) for a base electrode and depositing a first, a second insulating film(7,8); forming a first side wall insulating film(9); removing the second insulating film(8), the first side wall insulating film(9) and the remained base thin film(5); forming a second side wall insulating film(11) by anisotropic dry-etching after forming a fourth insulatin film; forming an emitter polysilicone layer(12a) and a collector polysilicone layer(12b) by etching a polysilicone layer(12) selectively, and depositing a fifth insulating film(13).
Abstract translation: 在P型硅晶片和第一氮化膜上形成n +硅氧烷层（1）和n-硅氧烷层（2）之后，形成用于隔离的沟槽; 通过将有源区（4a）和集电极结区（4b）以外的非活性区域热氧化来形成局部绝缘膜（3）; 通过离子注入形成n +层（4）到集电极结区（4b）中; 在形成用于基底电极的基底薄膜（5）和硅化物薄膜（6）之后通过蚀刻限定发射极区域并沉积第一绝缘膜（7,8）; 形成第一侧壁绝缘膜（9）; 去除第二绝缘膜（8），第一侧壁绝缘膜（9）和残留的基底薄膜（5）; 在形成第四绝缘膜之后通过各向异性干蚀刻形成第二侧壁绝缘膜（11）; 通过选择性地蚀刻聚硅氧烷层（12）形成发射极多硅层（12a）和集电极多硅层（12b），并沉积第五绝缘膜（13）。
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Patent Agency Ranking
公开(公告)号：KR1019960026418A
公开(公告)日：1996-07-22
申请号：KR1019940033902
申请日：1994-12-13
IPC: H01L21/328
Abstract: 본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.
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公开(公告)号：KR1019960026154A
公开(公告)日：1996-07-22
申请号：KR1019940032663
申请日：1994-12-03
IPC: H01L21/28
Abstract: 본 발명은 컴퓨터나 통신기기등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조 방법에 관한 것으로써 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조 방법에 관한 것이다.
구체적으로 상술한 바와 같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한 실리콘 콜렉터를 기존의 LOCOS 방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트렌지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속컴퓨터, 및 통신기기등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.-
公开(公告)号：KR1019960019656A
公开(公告)日：1996-06-17
申请号：KR1019940030900
申请日：1994-11-23
IPC: H01L21/76
Abstract: 본 발명은 반도체 장치에서 각 트렌지스터내의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallow trench)를 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird′s Beak)을 제거한 소자 격리방법에 관한 것이다.
본 발명의 제1실시예에 따르면, 소자의 활성영역이 측면질화막 패턴에 의한 절연막으로 채워진 도랑(insulator-filled trench)을 이용하여 격리된다.
본 발명의 제2실시예에 의하면 트렌치 식각(trench etchning) 공정에 의한 트렌치 패턴에 의해 버즈-빅이 없이 필드영역을 격리시킬 수 있다.-
公开(公告)号：KR1019960006749B1
公开(公告)日：1996-05-23
申请号：KR1019920024461
申请日：1992-12-16
IPC: H01L29/73
Abstract: forming an burying layer (1) by injecting impurities on p-type silicone substrate and then forming a first insulating film (2) and a first polycrystalline silicone film sequentially; forming a first side film (7) by coating the insulators(4),(5),(6) sequentially and etching the above four insulators (4),(5),(6) and the above first polycrystalline silicone film (3) sequentially and then etching after coating an insulating film; forming a first oxide film (9) by thermal oxidation of upper surface of a collector layer (8) after etching the above first side film (7) and growing the collector layer; forming a second oxide film (11) by thermal oxidation of the polycrystalline silicon film (1) after etching the above first side film (7) and forming the polycrystalline silicone layer (10); growing a p+SiGe base layer (13) selectively by removing the above second oxide film (11) and the above fourth insulating film (7); and forming a second side film (14) in the side of upper surface of the above base layer (13) after removing the above third insulating film (5) with selective etching process; defining an emitter (15) with masking and etching process after making polycrystalline silicone in upper part of the second side film (14) and the above base layer (9).
Abstract translation: 通过在p型硅树脂衬底上注入杂质形成掩埋层（1），然后依次形成第一绝缘膜（2）和第一多晶硅膜; 通过依次涂覆绝缘体（4），（5），（6）并蚀刻上述四个绝缘体（4），（5），（6）和上述第一多晶硅膜（3），形成第一侧膜 ），然后在涂覆绝缘膜之后进行蚀刻; 在蚀刻上述第一侧膜（7）之后，通过集电体层（8）的上表面的热氧化形成第一氧化膜（9）并使集电体层生长; 在蚀刻上述第一侧膜（7）并形成多晶硅层（10）之后，通过多晶硅膜（1）的热氧化形成第二氧化膜（11）。 通过去除上述第二氧化膜（11）和上述第四绝缘膜（7）选择性地生长p + SiGe基层（13）。 以及在通过选择性蚀刻工艺除去上述第三绝缘膜（5）之后，在所述基底层（13）的上表面侧形成第二侧膜（14） 在第二侧膜（14）和上述基底层（9）的上部制造多晶硅以后，限定具有掩模和蚀刻工艺的发射体（15）。
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公开(公告)号：KR1019950021230A
公开(公告)日：1995-07-26
申请号：KR1019930028269
申请日：1993-12-17
IPC: H01L21/331 , H01L29/73
Abstract: 본 발명은 선택적결정성장법을 이용한 쌍극자트랜지스터의 제조방법에 관한 것으로서, 종래기술에 있어 전류이득이 감소하고 얇은 베이스층을 형성하기가 어려운 문제점을 해결하기 위하여 본 발명에서는 소자격리가 완료된 웨이퍼의 전면에 베이스 박막(6), 에미터 박막(7)을 도포하고, 소정부분에 완충용절연막(8) 및 산화방지용절연막(9)을 형성하고(b), 상기 에미터 박막(7)의 측면에 측면절연막(10)을 형성하고, 상기 베이스박막(6)위에 베이스 전극용 박막(11)을 형성한 위에 감광막(12)을 제거한 후, 선택적으로 산화막(15,16)을 형성하며(e), 상기 완충용절연막(8) 및 산화방지용절연막(9)을 선택적으로 제거한 후 에미터접점을 형성하여 금속박막(20)을 형성하는(f)공정들을 제공함으로써 다양하게 베이스 박막와 에미터박막을 형성할 수 있고, 마스크 수를 줄일 수 있어 공정이 용이하고 상기 측면절연막(10)에 의해 에미터와 베이스간격이 결정되므로 정확하게 조절할 수 있다.
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