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公开(公告)号：KR100674086B1
公开(公告)日：2007-01-24
申请号：KR1020040107203
申请日：2004-12-16
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: H04L41/12 , H04L41/0213 , H04L45/02 , H04L45/48
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은, 이더넷 망에서의 토폴로지 발견 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 메시 구조의 이더넷 망에서 표준 MIB인 인터페이스 MIB와 브리지 MIB 정보를 활용하여 브리지 망 및 호스트 망에 대한 물리적 토폴로지를 발견함으로써, 별도의 제어 프로토콜을 개발하여 사용하지 않고서도 그물망(Mesh) 구조의 이더넷 망에 대한 물리적 토폴로지를 효과적으로 발견하기 위한, 이더넷 망에서의 토폴로지 발견 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 이더넷 망에서의 토폴로지 발견 방법에 있어서, 외부로부터의 이더넷 망에 대한 물리적 토폴로지 발견 시작 요청 신호에 따라 인터페이스 관리 정보 베이스(MIB : Management Information Base)와 브리지 관리 정보 베이스를 획득하는 관리 정보 획득 단계; 상기 획득한 인터페이스 관리 정보 베이스와 브리지 관리 정보 베이스를 이용하여 물리적 토폴로지를 발견하기 위한 관련 정보를 스키마로 정의하여 저장하는 관리 정보 저장 단계; 상기 스키마를 이용하여 브리지 망과 호스트 망의 경계를 구분 짓는 에지 브리지들을 발견하는 에지 브리지 발견 단계; 상기 스키마를 이용하여 브리지 망에 대한 물리 토폴로지를 발견하는 브리지 망 발견 단계; 상기 브리지 망에 포함된 에지 브리지에 대하여 주소 학습 테이블을 사용하여 호스트 망에 대한 연결 관계를 발견하는 호스트 망 발견 단계; 및 상기 발견한 브리지 망 및 호스트 망의 연결 관계를 그래프로 표현하는 출력 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 망 관리 장치 등에 이용됨.
이더넷, 망 관리 장치, 물리적 토폴로지, 그물망(mesh), 스패닝 트리 프로토콜(STP)-
公开(公告)号：KR100613907B1
公开(公告)日：2006-08-21
申请号：KR1020040100658
申请日：2004-12-02
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: H04L49/351 , H04L49/40 , H04L69/18
Abstract: Provided is an Ethernet port apparatus supporting multiple physical media, a physical medium managing method, and a switching system using the same. The Ethernet port apparatus of the present research can use and manage multiple transmission media by freely selecting and exchanging the transmission media in a system using an Ethernet port. The Ethernet port apparatus supporting multiple physical media, which includes: a main board unit for supporting hot swap and power supply; a detachable physical medium-based sub-board unit for generating a control signal, transmitting the control signal to the main board means, performing a transceiving function suitable for the desired physical medium; and a physical medium support fixing unit for transmitting variable power, a power control signal, a physical medium control signal, a physical medium state information, and physical medium-dependent bitstream between the main board unit and the sub-board unit.
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公开(公告)号：KR100600820B1
公开(公告)日：2006-07-18
申请号：KR1020040091882
申请日：2004-11-11
Applicant: 한국전자통신연구원
IPC: H04L12/781
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 독립형 이더넷 다계층 스위치 시스템에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 이더넷 물리층 접속부, 이더넷 링크 집성부, 네트워크 프로세서, 콘트롤 프로세서, 및 시스템 관리부를 이용하여 다수의 이더넷 인터페이스(예 : 최대 24포트의 10/100/1000Mbps 이더넷, 2포트의 10Gbps 이더넷 인터페이스)를 지원하고, 개방형 시스템간 상호접속 참조모델의 전 계층(제2계층에서 제7계층까지)의 모든 정보를 고 선속으로 처리함으로써, 다양한 애플리케이션에 이용될 수 있는 독립형 이더넷 다계층 스위치 시스템을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 외부 네트워크로부터 수신한 10/100/1000Mbps의 이더넷 전기신호 또는 광신호로부터 클럭 및 데이터를 복원한 후 이더넷 링크 집성부로 전달하거나 그 역의 기능을 수행하고, 상기 외부 네트워크로부터 수신한 10Gbps의 이더넷 전기신호 또는 광신호로부터 클럭 및 데이터를 복원한 후 네트워크 프로세서로 전달하거나 그 역의 기능을 수행하기 위한 이더넷 물리층 접속부; 상기 이더넷 물리층 접속부로부터의 신호군에 대해 이더넷 집성을 위한 기능을 수행하여 상기 네트워크 프로세서에 전달하거나 그 역의 기능을 수행하고, 상기 이더넷 물리층 접속부 중 10/100/1000Mbps 이더넷 관련 구성요소를 관리하고, 콘트롤 프로세서의 제어 정보를 수신하거나 상태 정보를 전달하기 위한 상기 이더넷 링크 집성부; 상기 이더넷 링크 집성부 또는 상기 이더넷 물리층 접속부로부터의 신호군이 네트워크 제어 정보이면 상기 콘트롤 프로세서로 전달하거나 그 역의 기능을 수행하고, 데이터 정보이면 개방형 시스템간 상호접속 참조 모델의 제2계층에서 제7계층까지의 다계층 스위칭을 위한 기능을 수행하고 그 결과 정보를 상기 이더넷 링크 집성부로 전달하거나 상기 이더넷 물리층 접속부로 전달하고, 상기 이더넷 물리층 접속부 중 10Gbps 이더넷 관련 구성요소를 관리하기 위한 상기 네트워크 프로세서; 상기 콘트롤 프로세서로부터의 제어에 따라 특정 제어 동작을 수행하거나 상기 각 구성요소와 구성소자의 상태 및 인터럽트 정보를 수집하여 상기 콘트롤 프로세서로 전달하기 위한 상기 시스템 관리부; 및 상기 각 구성요소의 초기화 및 동작을 제어하거나 상태 정보를 수집하고, 시스템의 외부를 모니터링하기 위한 상기 콘트롤 프로세서를 포함함.
4. 발명의 중요한 용도
본 발명은 IPv4-IPv6 변환 장치, 고속 가입자망 스위치, 서버 그룹 스위치 등과 같은 다양한 애플리케이션에 이용됨.
10기가비트 이더넷, 다계층 이더넷 스위치, 독립형, 이더넷 물리층 접속부, 이더넷 링크 집성부, 네트워크 프로세서, 콘트롤 프로세서, 시스템 관리부-
公开(公告)号：KR100576715B1
公开(公告)日：2006-05-03
申请号：KR1020030095388
申请日：2003-12-23
Applicant: 한국전자통신연구원
IPC: H04L12/20
Abstract: 본 발명에 의한 10기가 비트 이더넷 프레임 다중화/역다중화 장치는 기가비트 이더넷 프레임을 입력받아 10기가비트 이더넷 프레임으로 변환하여 출력하는 적어도 하나의 전처리부; 상기 10기가비트 이더넷 프레임들을 수신하여 제1제어신호에 따라 프레임 단위로 시분할 다중화된 제1데이터로 출력하는 다중화부; 상기 제1데이터를 두 개의 32비트 버스구조를 가지는 제2데이터로 변환하여 출력하는 SDR/DDR변환부; 및 상기 전처리부의 출력요청신호에 기초하여 상기 제1제어신호를 출력하는 제어부;를 포함하는 것을 특징으로 하며, 10기가비트급의 네트워크 프로세서를 사용하지 않고서도 기존 상용화된 기가비트급 네트워크 프로세서를 사용하여 10기가비트 이더넷 인터페이스를 제공할 수 있어 가격경쟁력에서 우위를 차지할 수 있으며 향후 10기가비트급 네트워크 프로세서가 상용화되기 전까지 10기가비트 이더넷 프레임의 전송방식에 사용될 수 있다.
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公开(公告)号：KR100560434B1
公开(公告)日：2006-03-13
申请号：KR1020040026638
申请日：2004-04-19
Applicant: 한국전자통신연구원
IPC: H04L7/02
Abstract: 본 발명에 의한 통신망으로부터 적어도 하나 이상의 기준신호를 수신하여 그 중 하나를 선택한 후 분주하여 망동기용 기준신호를 출력하는 망동기용 기준신호발생부; 상기 망동기용 기준신호와 제1클럭펄스를 입력받아, 상기 망동기용 기준신호에 상기 제1클럭펄스를 동기시키기 위한 제1제어용전압을 출력하는 망동기제어부; 상기 제1제어용전압에 따라 위상 및 주파수가 변경되는 상기 제1클럭펄스를 출력하는 OVCXO; 상기 제1클럭신호를 입력받은 후 분주하여 시스템클럭을 동기시키기 위한 시스템 동기용 기준신호를 출력하는 시스템동기용 기준신호발생부; 상기 시스템 동기용 기준신호와 시스템클럭을 입력받아, 상기 시스템 동기용 기준신호에 상기 시스템클럭을 동기시키기 위한 제2제어용전압을 출력하는 시스템동기 제어부; 상기 제2제어용전압에 따라 위상 및 주파수가 변경되는 제2클럭펄스를 출력하는 VCO; 및 상기 제2클럭펄스를 입력받은 후 분주하여 상기 시스템클럭을 출력하는 시스템클럭발생부;를 포함하는 것을 특징으로 하며, 시스템 고유 주파수 특성을 갖는 OVCXO를 사용하지 않고, 상용 OVCXO를 사용하여 망 동기가 필요한 모든 시스템에 공통으로 적용할 수 있다.
망 동기, 시스템 동기, OVCXO, VCO, 범용 시스템 클럭 공급 장치-
Patent Agency Ranking
公开(公告)号：KR100551429B1
公开(公告)日：2006-02-09
申请号：KR1019990062161
申请日：1999-12-24
IPC: H04Q3/00
Abstract: 본 발명은 ATM 교환기와 같은 통신 시스템에서 시스템 클럭 펄스를 공급하기 위한 경로를 따로 두지 않고 데이터로부터 동기용 기준 클럭 펄스를 추출하고 국부 클럭 펄스를 상기 동기용 기준 클럭에 동기시켜 시스템의 동기를 이루게 하는 시스템 클럭 공급 장치를 제공하고자 하는 것으로서, 이를 위한 본 발명의 시스템 클럭 분배 장치는, 시스템 클럭 펄스를 발진시켜 출력하는 시스템 클럭 펄스 발생 수단, 상기의 시스템 클럭 펄스 발생 수단으로부터 시스템 클럭 펄스를 수신하고 수신한 시스템 클럭 펄스에 데이터를 동기시켜 하기의 국부 데이터 링크 수단으로 송신하며 하기의 국부 데이터 링크 수단으로부터 수신한 데이터를 상기 시스템 클럭 펄스로 복구하는 중앙 데이터 링크 수단, 상기 중앙 데이터 링크 수단으로부터 데이터를 수신하여 원래 데이터와 시스템 동기용 기준 클럭 펄스를 추출하고 추출한 시스템 동기용 기준 클럭 펄스를 하기의 국부 클럭 펄스 발생 수단으로 출력하며 하기의 국부 클럭 펄스 발생 수단으로부터 국부 클럭 펄스를 수신하고 수신한 국부 클럭 펄스에 데이터를 동기시켜 상기 중앙 데이터 링크 수단으로 송신하는 국부 데이터 링크 수단, 상기 국부 데이터 링크 수단으로부터 시스템 동기용 기준 클럭 펄스를 수신하고 수신한 시스템 동기용 기준 클럭 펄스에 동기된 국부 클럭 펄스를 발생시켜 상기 국부 데이터 링크 수단과 국부 시스템 내의 각 부분으로 출력하는 국부 클럭 펄스 발생 수단을 구비한다. 이러한 본 발명의 시스템 클럭 공급 장치는 시스템의 물리적 구성을 간단히 하여, 입/출력 단자의 효율적 사용을 도모하고 시스템 단가의 절하 및 시스템의 운용과 유지 보수를 용이하게 하는 효과가 있다.
시스템클럭, 중앙데이터링크, 국부데이터링크, 국부클럭펄스-
公开(公告)号：KR1020050065992A
公开(公告)日：2005-06-30
申请号：KR1020030097168
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: H04L49/352
Abstract: 이더넷 스위치 장비에서 고속의 데이터 통신이 가능한 백플레인 장치가 개시된다. 본 발명에 따른 백플레인 장치는 트래픽 관리 기능을 수행하는, 인접한 곳에 나란히 배치되는 제1 및 제2 1기가비트 이더넷 회선정합 보드, 트래픽 관리 기능을 수행하는, 인접한 곳에 나란히 배치되는 제1 및 제2 10기가비트 이더넷 회선정합 보드, 제1 및 제2 1기가비트 이더넷 회선정합 보드의 라인프로세서 블록 및 제1 및 제2 10기가비트 이더넷 회선정합 보드의 라인프로세서 블록과 이중화된 인터페이스를 통해 IPC 기능을 수행하며 제어 및 상태 정보를 교환하며, 제1 및 제2 1기가비트 이더넷 회선정합 보드와 인접한 곳에 나란히 배치되는 제1 및 제2주 프로세서 보드, 제1 및 제2 1기가비트 이더넷 회선정합 보드와 제1 및 제2 10기가 이더넷 회선정합 보드 사이에 나란히 배치되며, 이중화 경로를 통해 제1 및 제2주프로세서 보드와 통신하여 제어 및 상태 � ��보를 교환하는 제1 및 제2패브릭 스위치 및 이중화된 SMPS로부터 전원케이블을 통해 이중화된 소정의 DC전원을 직접 공급받는 직류전원 공급 블록들을 포함한다.
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公开(公告)号：KR1020040039102A
公开(公告)日：2004-05-10
申请号：KR1020020067392
申请日：2002-11-01
Applicant: 한국전자통신연구원
CPC classification number: H04L41/0668 , H04L49/25 , H04L49/30 , H04L49/557
Abstract: PURPOSE: A control device of a redundant packet switch system is provided to be implemented by using a simple sequence logic combination function, and to carry out a redundant switching process in hardware method, thereby enabling a high-speed redundant switching function without packet loss. CONSTITUTION: Each of packet switch boards comprises as follows. Switching portions(310-1,310-2) receive packet data transmitted from line cards through redundant packet data paths, and transmit the packet data to destination line cards by switching the packet data. Processor portions(320-1,320-2) activate plural switch ports of the switching portions(310-1,310-2), have system buses corresponding to the redundant packet data paths, and control redundancy of the first and second packet switch boards. State controllers(330-1,330-2) monitor states of each packet switch board by the two packet switch boards, input control signals from the processor portions(320-1,320-2) to generate activate/inactivate signals, and perform operational switching processes. Clock controllers(340-1,340-2) carry out clock synchronization processes with the packet switch boards.
Abstract translation: 目的：提供冗余分组交换系统的控制装置，通过使用简单的序列逻辑组合功能实现，并以硬件方式执行冗余切换过程，从而实现无需丢包的高速冗余切换功能。 构成：每个分组交换板包括如下。 切换部分（310-1,310-2）通过冗余分组数据路径接收从线路卡发送的分组数据，并通过切换分组数据将分组数据发送到目的线路卡。 处理器部分（320-1,320-2）激活切换部分（310-1,310-2）的多个交换机端口，具有与冗余分组数据路径相对应的系统总线，以及第一和第二分组交换板的控制冗余。 状态控制器（330-1,330-2）通过两个分组交换板监视每个分组交换板的状态，来自处理器部分（320-1,320-2）的输入控制信号以产生激活/灭活信号，并执行操作切换过程。 时钟控制器（340-1,340-2）与分组交换板进行时钟同步处理。
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公开(公告)号：KR1020020052807A
公开(公告)日：2002-07-04
申请号：KR1020000082267
申请日：2000-12-26
IPC: H03K5/00
Abstract: PURPOSE: A driving apparatus for stabilizing a synchronization circuit is provided, which enables to operate the synchronization circuit in a stable condition without any loss of a prior operation and state information in a system. CONSTITUTION: A power on reset part(1) generates a power on reset signal according to power on. A synchronous reference clock error judgement part(2) generates a synchronous reference clock error signal by judging an error of the synchronous reference clock after receiving the synchronous reference clock from the external and a measurement comparison clock. A frequency shift detection part(3) detects a frequency shift between the synchronous reference clock and a synchronization circuit output clock. A counter driving signal generation part(4) generates a counter driving signal by checking whether the frequency shift value is within a synchronization range of the synchronization circuit. A phase difference transition detection part(5) detects a phase difference of the synchronization circuit output clock as to the synchronous reference clock phase, and outputs a phase difference transition pulse whenever the phase difference is reversed. A synchronous state judgement part(7) judges a synchronous state according to the number of phase difference transitions, and generates a synchronous error signal using the measurement comparison clock from the external. An initialization driving signal generation part(8) generates a synchronization circuit initialization driving signal according to the power on reset signal and the synchronous reference clock error signal and the synchronous error signal. And a reset part(9) resets the synchronous reference clock error judgement part and the phase difference transition counter part and the synchronous state judgement part, by generating a reset signal according to the initialization driving signal.
Abstract translation: 目的：提供一种用于稳定同步电路的驱动装置，其能够在稳定状态下操作同步电路，而不会在系统中的任何先前操作和状态信息的丢失。 构成：上电复位部分（1）根据电源开启产生上电复位信号。 同步参考时钟误差判断部分（2）通过从外部接收到同步参考时钟和测量比较时钟来判断同步参考时钟的误差来产生同步参考时钟误差信号。 频移检测部（3）检测同步基准时钟与同步电路输出时钟之间的频移。 计数器驱动信号生成部分（4）通过检查频移值是否在同步电路的同步范围内来产生计数器驱动信号。 相位差转变检测部分（5）检测同步电路输出时钟相对于同步参考时钟相位的相位差，并且每当相位差反转时输出相位差转变脉冲。 同步状态判断部（7）根据相位差转换次数来判断同步状态，并使用来自外部的测定比较时钟产生同步误差信号。 初始化驱动信号生成部（8）根据上电复位信号和同步基准时钟误差信号以及同步误差信号产生同步电路初始化驱动信号。 并且复位部分（9）通过根据初始化驱动信号产生复位信号来复位同步参考时钟误差判断部分和相位差转变计数器部分和同步状态判断部分。
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120.发明授权
公开(公告)号：KR100236947B1
公开(公告)日：2000-01-15
申请号：KR1019970064102
申请日：1997-11-28
IPC: H04L12/28
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 디지털/아날로그 변환기 제어 데이터 복원 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 삼중화 망동기 장치에서 프로세서간 통신을 이용한 디지털/아날로그 변환기 제어 데이터 복원 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 삼중화로 구성된 망동기 장치의 직렬 통신 채널을 연결하여 직렬 통신 채널의 연결 버스를 구비하여 직렬 통신의 채널 연결 버스로 각 망동기 장치가 프로세서간 통신을 이용하여 자신의 디지털/아날로그 변환기 제어 데이터(Digital to Analog Converter Control Word : 이하 DACW)를 교환하고, 각 망동기 장치가 안정된 동작 모드로 동작할 때에만 DACW를 송신하며, 자신이 동작중 재기동시 다른 여분의 망동기 장치로 자신이 안정 동작중에 송신한 DACW를 요구하여 수신하고, 수신한 DACW를 자신의 초기 동작값으로 이용한다.
4. 발명의 중요한 용도
본 발명은 망동기 장치에 이용됨.
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