-
-
公开(公告)号：KR1019950010923B1
公开(公告)日：1995-09-25
申请号：KR1019920024207
申请日：1992-12-14
IPC: H04L12/44
Abstract: a local network unit for performing exchange or transmission function in a limited area; a central network unit for performing exchange or transmission function in the local network; a network matching unit connected to the local and central networks, for performing a bidirectional point to point transmission function; a central timing signal driving unit for generating a source byte synchronous clock for processing parallel byte data and a source block synchronous signal for discriminating cell or frame to provide the generated clock and signal to the network matching unit; and a local timing signal driving unit for receiving a network synchronous clock from the central timing signal driving unit to generate a local source byte synchronous clock having the same frequency as the source byte synchronous clock but a different phase therefrom and transmitting the generated clock to the network matching unit.
Abstract translation: 用于在有限区域中执行交换或传输功能的本地网络单元; 用于在本地网络中执行交换或传输功能的中央网络单元; 连接到本地和中央网络的网络匹配单元，用于执行双向点对点传输功能; 中央定时信号驱动单元，用于产生用于处理并行字节数据的源字节同步时钟;以及源块同步信号，用于识别单元或帧以向所述网络匹配单元提供所产生的时钟和信号; 以及本地定时信号驱动单元，用于从中央定时信号驱动单元接收网络同步时钟，以产生与源字节同步时钟相同频率但与其不同相位的本地源字节同步时钟，并将生成的时钟发送到 网络匹配单元。
-
公开(公告)号：KR1019950009690B1
公开(公告)日：1995-08-26
申请号：KR1019930018461
申请日：1993-09-14
IPC: G06F11/00
CPC classification number: H03M13/091 , H03M13/33
Abstract: an N byte shift register for shifting input byte column by N byte and N-1 byte to output the shifted byte column; a compensation polynomial expression driver for driving a compensation polynomial expression; an operation unit for performing operation of subtraction of 2 by a compensation polynomial expression and operation of division of 2 by a generation polynomial module; a block synchronization discriminating unit for outputting a data selection signal, a synchronized state signal, and a block synchronized discriminating signal; and a data selection unit for inputting output data from the N byte shift register and for selecting bits constituting the byte to generate byte synchronized data.
Abstract translation: 一个N字节移位寄存器，用于将输入字节列移位N字节和N-1个字节以输出移位字节列; 用于驱动补偿多项式的补偿多项式表达式驱动器; 操作单元，用于通过补偿多项式表达式进行减法运算2，通过生成多项式模块执行除以2的运算; 块同步鉴别单元，用于输出数据选择信号，同步状态信号和块同步鉴别信号; 以及数据选择单元，用于输入来自N字节移位寄存器的输出数据，并用于选择构成字节的位以产生字节同步数据。
-
公开(公告)号：KR1019950020104A
公开(公告)日：1995-07-24
申请号：KR1019930026894
申请日：1993-12-08
IPC: H03M13/00
Abstract: 본발명은 상기에 언급한 종래의 문제점을 근본적으로 해결하기 위한 것으로 블럭을 구성하는 바이트열이 순차적으로 달라지더라도 블럭을 구성하는 바이트 수 만큼 연산을 하지 않고 단지 새로이 추가된 바이트 수 또는 블럭에서 제외되는 바이트 수만큼의 연산을 하여 블럭의 경계를 구벽해내고 연산 결과를 블럭의 시작시점전에 출력하는 CRC장치를 장치를 제공하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 본 발명은, N바이트 쉬프트 레지스터 수단과, 보상(compensation)다항식 구동 수단과, 보상 다항식 모듈로 2빼기 수단, 및 생성 다항식 모듈로 2나누기 수단을 구비한다
-
公开(公告)号：KR1019950013103A
公开(公告)日：1995-05-17
申请号：KR1019930021038
申请日：1993-10-11
IPC: H04L7/04
Abstract: 본 발명은 불안정한 프리 런(ferr-run) 주파수를 갖는 전압제어발진기(반도체 직접회로 전압제어발진기)를 사용할 수 있을 뿐만 아니라, 고속(100Mbps 이상)으로 입력되는 데이터 비트에서 천이가 무작위로 발생하면서 천이의 수가 적더라도 외부 기준 클럭 펄스의 주파수의 배수에 동기되게 전압제어발진기를 발진시켜 데이터와 클럭을 안정되게 복구하는 (recovery) 비트 동기 장치에 관한 것으로서, 위상 비교 수단(21), 제1위상 및 주파수 비교 이득 제한 수단(22), 주파수 비교 수단(23), 제2 위상 및 주파수 비교 이득 제한 수단(24), 저역 여파 및 적분 수단(26), 전압제어발진기(VCO; 27), N분주 수단(25), M분주 수단(28), 직류이득 선택 수단(29)을 구비하는 것을 특징으로 한다.
-
Patent Agency Ranking
公开(公告)号：KR1019950002298B1
公开(公告)日：1995-03-16
申请号：KR1019920024191
申请日：1992-12-14
IPC: H03M1/28
Abstract: The demodulation circuit extracting CMI data from NRZ data even when the phase of clock pulse is reversed or not comprises a half frequency reference clock generator (4) which consists of a first logic-sum circuit (304) receiving the feedback signal and the output of a time interval output means (3) between the data transition and the clock pulses transition; a first D flip-flop (300) receiving the same phase clock pluses generated by the clock pulse generator (1); a second D flip-flop (301) receiving the reverse phase clock pluses; a logic-and circuit (302) receiving the output of the first/second D flip-flops (300,301) to produce the feedback signals for the first logic-sum circuit (304).
Abstract translation: 即使在时钟脉冲的相位相反时也从NRZ数据提取CMI数据的解调电路包括半频参考时钟发生器（4），它由接收反馈信号的第一逻辑和电路（304）和接收反馈信号的输出 时间间隔输出装置（3）在数据转换和时钟脉冲之间转换; 接收由时钟脉冲发生器（1）产生的相同相位时钟脉冲的第一D触发器（300）; 接收反向时钟脉冲的第二D触发器（301）; 接收第一/第二D触发器（300,301）的输出以产生第一逻辑和电路（304）的反馈信号的逻辑和电路（302）。
-
-
公开(公告)号：KR1019940007872B1
公开(公告)日：1994-08-26
申请号：KR1019910024028
申请日：1991-12-23
Abstract: The cyclic redundancy code (CRC) calculating circuit includes first and second 8-bit flip flops for retiming input and output data, an exclusive OR circuit for generating a next 8-bit register value for CRC calculation, an 8-bit register for latching data for CRC generation, a select circuit for inserting a CRC into a transfer data stream, and a delay circuit for supplying a control signal to the select circuit, thereby providing useful CRC calculation for high-speed data.
Abstract translation: 循环冗余码（CRC）计算电路包括用于重新定时输入和输出数据的第一和第二8位触发器，用于产生用于CRC计算的下一个8位寄存器值的异或电路，用于锁存数据的8位寄存器 用于CRC生成，用于将CRC插入到传输数据流中的选择电路，以及用于向选择电路提供控制信号的延迟电路，从而为高速数据提供有用的CRC计算。
-
公开(公告)号：KR1019940012864A
公开(公告)日：1994-06-24
申请号：KR1019920021400
申请日：1992-11-13
IPC: H03M13/00
Abstract: 본 발명은 순환 부호(Cyclic Code)를 사용하는 착오 검출 정정 방식의 하나인 순환 여유 검사 (Cyclic Redundancy Check : CRC)에서 순환 부호의 블럭 경계를 알 수 없을 때에 순환 부호가 내포된 비트열을 한비트마다 연속적으로 연산하여 블럭의 경계를 출력하는 순환 여유 검사 장치에 관한 것으로, r(r은 자연수)비트의 확인 비트와 m(m은 r보다 큰 자연수) 비트의 메시지 비트로 구성된 n(n은 r+m인 자연수) 비트의 블럭 부호로서 생성 다항식 G(x)=x
r +… +1를 사용하는 순환 여유 검사 장치에 있어서; 초기에는 논리 레벨 '0'로 n비트가 모두 초기화되어 있고, 복호되어질 비트 열을 n 비트 쉬프트시켜 출력하는 n비트 쉬프트 레지스터 수단(21)과, 상기 n비트 쉬프트 레지스터 수단(21)에 연결되어 상기 n비트 쉬프트 레지스터 수단(21)에서 출력되는 비트가 논리레벨 '1'이면 n 비트의 블럭 코드의 최상위비트인 x
n-1 를 생성 다항식으로 모듈로 2 나누기를 하여 남은 나머지를 한 비트 상위 비트 방향으로 쉬프트한 C(x)x={a
r-1 X
r-1 +a
r-2 X
r-2 +a2X
2 +a
1 X
1 +a
0 }x를 구동시키고 상기 n비트 쉬프트 레지스터 수단(21)에서 출력되는 비트가 논리 레벨 '0'이면 C(x)x=0를 구동시키는 보상 다항식 구동수단(22)과, 상기 생성다항식인 G(x)=x
r +… +1를 구동시키는 생성 다항식 구동 수단(24)과, 복호되어질 비트열을 입력하여 상기 생성 다항식 구동 수단(24)에서 구동된 G(x)로 모듈로2 나누기를 하여 남은 나머지를 상기 보상 다항식 구동 수단 (24)에서 구동된 다항식으로 모듈로2 빼기를 한 뒤 상기 생성 다항식 구동 수단(24)에서 구동된 G(x)로 모듈로2 나누기를 하여 나머지를 상위 비트 순서로 상기 생성 다항식 구동 수단(24)으로 출력되는 비트가 논리레벨 '1'일 때만 상기 생성 다향식 구동 수단(24)에서 생성 다항식을 구동하게 하는 모듈로2 빼기 및 모듈로2 나눔 수단 (23)을 구비한 것을 특징으로 한다. -
-
-
-
-
-
-
-
-
Search Results
362
records
(took 0.026 seconds)
