中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

125 records (took 0.018 seconds)

    전전자 교환기의 중계선 시험 수행 방법
    121.
    发明公开
    전전자 교환기의 중계선 시험 수행 방법 失效

    公开(公告)号：KR1019930015555A

    公开(公告)日：1993-07-24

    申请号：KR1019910026050

    申请日：1991-12-30

    Applicant: 한국전자통신연구원 ,  주식회사 케이티

    Inventor： 김영섭 ,  김영부 ,  김대식

    IPC: H04M3/22

    Abstract: 본 발명은 중계선 시험장치를 구비하여 전전자 교환기의 중계선 시험을 수행하기 위한 방법을 제공하기 위하여 TDX-10 교환기에는 중계선 시험장치를 설치하고 TDX-10 운용자가 별도의 다른 시스팀이나 장비의 도움없이 운용 단말기에 시험 명령어를 입력하는 것만으로 시험하고자 하는 중계선을 점유하고 대국의 단국응답 장치로 호경로를 구성하여 각종 전송품질을 측정하여 중계선의 전송 품질을 시험한다.
    중계선 시험을 위해 TDX-10에는 출중계 루트에 연결된 대국의 FER의 연결여부, FER의 종류, 해당 루트의 지역번호 혹은 호출 국번 및 FER의 호출번호를 루트별로 데이터 베이스로 구축하여 관리한다.

    경보취합장치용 TD-버스 정합회로
    123.
    发明授权
    경보취합장치용 TD-버스 정합회로 失效
    TD-BUS匹配电路

    公开(公告)号：KR1019920005139B1

    公开(公告)日：1992-06-26

    申请号：KR1019890020565

    申请日：1989-12-30

    Applicant: 한국전자통신연구원 ,  주식회사 케이티

    Inventor： 이종현 ,  이윤주 ,  김영부 ,  김지현

    IPC: H04M3/22 ,  H04M3/08

    Abstract: The circuit includes a maintenance processor (MP), and a buffer means (1) connected to a TD-bus. A shift register means (3) is connected to the buffer means (1), and an address decoder means (2) receives the address of an alarm access control unit assembly. An RDY signal generating means (4) receives RDY signals from the maintenance processor (MP), and a data buffer means (5) is connected to the shift register means (3). A parity generating/detecting and error signal generating means (6) is connected to the means (3)(4)(5). With the circuit, the errors of the TD-bus and other malfunctions are promptly detected.

    Abstract translation: 电路包括维护处理器（MP）和连接到TD总线的缓冲器装置（1）。 移位寄存器装置（3）连接到缓冲装置（1），地址解码装置（2）接收报警存取控制单元组件的地址。 RDY信号发生装置（4）从维护处理器（MP）接收RDY信号，并且数据缓冲器装置（5）连接到移位寄存器装置（3）。 奇偶产生/检测和误差信号发生装置（6）连接到装置（3）（4）（5）。 使用该电路，会及时检测到TD总线错误和其他故障。

    TDX-10 교환기의 시험 장치의 인터페이스 장치.
    124.
    发明授权
    TDX-10 교환기의 시험 장치의 인터페이스 장치. 失效
    TDX-10切换中心终端系统

    公开(公告)号：KR1019920005014B1

    公开(公告)日：1992-06-22

    申请号：KR1019890019581

    申请日：1989-12-27

    Applicant: 한국전자통신연구원 ,  주식회사 케이티

    Inventor： 김영부 ,  이종현 ,  이미혜

    IPC: H04M3/22 ,  H04Q11/00

    Abstract: The circuit includes an address buffer (11) and an address decoder (12) connected to the address buffer (11). A control signal generating means (13) is connected to the address decoder (12), and a data latch means (14) is connected to the control signal generating means (13), thereby forming a level interface means (1) . A relay decoding and driving means (15) is connected to the level interface means (1), and a relay group (16) is connected to the relaying and driving means (15), thereby forming a relay control means (2). Further, subscriber line modules (17,18) and a time slot designating means (20) constitute a communication means (3). With the circuit, a line testing and a circuit testing can be carried out simultaneously.

    Abstract translation: 电路包括地址缓冲器（11）和连接到地址缓冲器（11）的地址解码器（12）。 控制信号发生装置（13）连接到地址解码器（12），数据锁存装置（14）连接到控制信号发生装置（13），从而形成电平接口装置（1）。 继电器解码和驱动装置（15）连接到电平接口装置（1），并且继电器组（16）连接到继电和驱动装置（15），从而形成继电器控制装置（2）。 此外，用户线路模块（17,18）和时隙指定装置（20）构成通信装置（3）。 通过该电路，可以同时进行线路测试和电路测试。

Patent Agency Ranking