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公开(公告)号：KR100173055B1
公开(公告)日：1999-03-30
申请号：KR1019950053988
申请日：1995-12-22
IPC: H04L7/00
Abstract: 본 발명은 비동기 전달모드(ATM : Asynchronous Transfer Mode) 교환기의 국부 타이밍 발생 장치에 관한 것으로, 망 동기 장치로부터 입력된 2회선의 기준 클럭 신호중 1회선을 선택하여 선택된 기준 클럭 신호에 동기된 클럭 신호들을 PLL(Phase Locked Loop)에 의한 동기 방식으로 발생시키며, 기준 클럭 신호의 장애로 인한 동기 기준 클럭 신호 상실시에도 자체 클럭 신호를 발생시키며, 이중화로 구성할 경우에 동기 클럭 신호 상실시 종속 방식을 채택하여 1단에서 독립적으로 자체 클럭 신호를 발생시키고 다른 1단에서 독립적으로 발생한 클럭 신호를 기준 클럭 신호로 수신하여 종속적 접속에 의한 PLL에 의한 방식으로 상호 클럭 신호간에 동기 상태를 유지하면서 클럭을 발생하여 단위 스위치 장치, 각종 가입자 정합 장치, 및 제어 장치에 분배하도록 구성하여 2회� ��의 입력 기준 클럭이 모두 장애시에도 자체 클럭 신호를 발생할 수 있고, 여러 종류의 다른 타이밍 발생 장치를 사용하지 않아도 되어 경제적인 효과가 있다.
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公开(公告)号：KR1019970056167A
公开(公告)日：1997-07-31
申请号：KR1019950055876
申请日：1995-12-23
IPC: H04L7/033
Abstract: 본 발명은 디지틀 위상차 검출기에 관한 것으로, 주파수 편차를 이용한 디지틀 위상차 검출기를 제공하기 위하여, 시스템 클럭의 동기용 기준 클럭에 대한 주파수 편차 정보를 최대 허용 주파수 편차 범위내에서만 검출하고, 검출된 주파수 편차 정보가 유효한지 여부를 판별하여 최대 허용 주파수 편차내의 주파수 편차 정보와 해당 주파수 편차 정보의 유무효 신호만을 위상차 정보로 프로세서로 공급하도록 구성하여 디지틀 논리소자만으로 회로의 구현이 가능하기 때문에 반도체 집적화가 가능하고, 계수기 하나로 주파수 편차와 주파수 편차의 방향을 동시에 검출할 수 있게 함으로써 회로의 구성이 간단하며, 위상차 정보량을 최소화시킴으로써 프로세서에 위상차 정보로 인한 과부하가 걸리는 것을 방지하는 효과가 있다.
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公开(公告)号：KR1019970003097B1
公开(公告)日：1997-03-14
申请号：KR1019940032593
申请日：1994-12-02
IPC: H03L7/083
CPC classification number: H04L7/033 , H03L7/143 , Y10S331/02
Abstract: A bit synchronization apparatus connected to an output of a voltage controlled oscillator(VCO) is disclosed. The apparatus comprises a phase comparator(21), a first phase and frequency comparing gain limit unit(22), a frequency comparator(23), a second phase and frequency comparing gain limit unit(24), a detector(25), a phase difference output control unit(26), a low pass filter(27), and an N-demultiplier. Thereby, the apparatus has a stable PLL loop gain having no relation to an NRZ pattern of the input signal and a bit speed of the input signal.
Abstract translation: 公开了连接到压控振荡器（VCO）的输出的位同步装置。 该装置包括相位比较器（21），第一相位和频率比较增益限制单元（22），频率比较器（23），第二相位和频率比较增益限制单元（24），检测器（25）， 相位差输出控制单元（26），低通滤波器（27）和N分频器。 因此，该装置具有与输入信号的NRZ模式和输入信号的比特速度无关的稳定的PLL环路增益。
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公开(公告)号：KR1019960027343A
公开(公告)日：1996-07-22
申请号：KR1019940034026
申请日：1994-12-13
IPC: H03K23/48
Abstract: 본 발명은 정확한 50퍼센트의 듀티 사이클(duty cycle)을 갖는 7분주회로에 관한 것으로, 분주될 클럭 펄스(CP)를 클럭 펄스 입력단에 연결하고, 병렬 입력값에 의해 출력단(Q2)에서 주기적으로 7분주신호를 발생하는 카운터(101)와, 상기 분주될 클럭 펄스(CP)의 반전된 클럭 펄스(/CP)를 클럭 펄스로 하여 상기 카운터(101)의 출력단(Q2) 신호를 데이타로 입력받는 D 플립플롭(102)과, 상기 카운터(101)의 출력단(Q2) 신호와 상기 D 플립플롭(102)의 출력단(Q) 신호를 논리합하여 7분주 클럭을 출력하는 AND 게이트(103)를 구비하는 것을 특징으로 하여 튜티 사이클이 정확히 50퍼센트인 출력을 발생하고, 간단하고 상용화된 소자로 구성되어 있어 구현하기가 용이하며, 분주될 반전 클럭 펄스에 의한 지연 회로에 의해 다른 홀수 분주기에도 응용이 가능한 효과가 있다.
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公开(公告)号：KR1019960024798A
公开(公告)日：1996-07-20
申请号：KR1019940034516
申请日：1994-12-15
IPC: G06F1/04
Abstract: 본 발명은 디지틀 동기장치에 관한 것으로, 초기 동기과정에서는 해상도가 다소 떨어지더라도 일정 시간이 경과한 후에는충분한 해상도를 가질 수 있도록 하는 동기 소요시간과 동기의 정도를 자체 조절하는 디지틀 주파수 검출기를 제공하기위하여, 자체 발진클럭을 분배하는 클럭 분배 수단(1); 동기클럭을 발생하는 동기클럭 발생 수단(2); 동기기준신호를 발생하는 동기기준신호 발생 수단(3); 자체 발진클럭의 갯수를 계속 상승계수하는 상승계수 수단(4); 래치클럭을 발생하는래치클럭 발생 수단(5); 자체 발진클럭의 갯수를 계속 래치하는 래치 수단(6); 자체 발진클럭의 갯수와 이론상의 자체 발진클럭의 갯수를 비교하여 출력하는 주파수 비교 수단(7); 클럭수를 주파수 조정 신호로 변환하여 출력하는 주파수 조정신호 발생 수단(8); 주파수 조정값을 출력하는 상승 및 하강 계수 수단(9)을 구비하여 동기장치의 안정에 소요되는 시간을 최소화하고 일정 시간 경과 후에는 고정도의 해상도를 유지하고 집적화하여 크기를 임의로 축소 및 확장할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019950016411A
公开(公告)日：1995-06-17
申请号：KR1019930025728
申请日：1993-11-29
IPC: H04Q3/02
Abstract: 본 발명은 클럭원(clock source)을 갖는 중앙망(21)과 상기 중앙망에서 클럭을 공급받아 동작하는 지역망(22)사이의 데이터 전송을 위한 병렬 인터페이스 장치에 관한 것으로, 상기 중앙망(21)의 송신 데이터를 리타이밍하는 중앙망 리타이밍 수단(23)과; 상기 중앙망 리타이밍 수단(23)으로 부터 클럭과 데이터를 수신하여 수신클럭으로 수신 데이터를 리타이밍하는 지역망 수신부 리타이밍 수단(24)과; 상기 지역망(22)의 송신데이터를 리타이밍하는 지역망 송신부 리타이밍수단(25)과; 상기 지역망 송신부 리타이밍수단(25)으로 부터 데이터와 클럭 및 블럭 동기 펄스를 수신하여 수신된 직렬 데이터를 N 비트 병렬 데이터로 변환시켜 데이터의 유효지속 시간을 기준 데이터에 비해 N배 연장시킨 중앙망 N비트 직렬/병렬 변환 수단(26); 및 상기 중앙망 N비트 직렬/병렬 수단에 연결되어 그 발생된 N비트 병렬 데이터를 중앙망 클럭 및 블럭동기 펄스를 이용하여 직렬 변환하여 수신하는 중앙망 수신부 병렬/직렬 수단(27)을 포함하여 이루어짐으로써 전송상의 각종 지연 요소로 인해 발생되는 전송 데이터의 전송지연 부정확성을 보상하여 데이터를 안정되게 전송하는 효과가 있다.
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公开(公告)号：KR1019940006744B1
公开(公告)日：1994-07-27
申请号：KR1019910024067
申请日：1991-12-23
IPC: H04Q1/30
Abstract: The synchronizing clock distribution apparatus comprises a first electric line for distributing a space switch clock and an 8 KHz synchronizing signal to a space switch from a network synchronizing unit, a first optical fiber for distributing a sum signal of a system basic clock and the 8 KHz synchronizing signal to a central data matching unit from the network synchronizing unit, a second optical fiber line for distributing the system basic clock and the synchronizing signal to a local data matching unit from the central data matching unit, and a second electric line for distributing a time switch clock to a time switch from the local data matching unit, thereby improving the reliability of an electric switching system.
Abstract translation: 同步时钟分配装置包括用于从网络同步单元向空间开关分配空间开关时钟和8KHz同步信号的第一电线，用于分配系统基本时钟的和信号的第一光纤和8KHz 将同步信号从网络同步单元与中央数据匹配单元同步;第二光纤线，用于从中央数据匹配单元向本地数据匹配单元分配系统基本时钟和同步信号;以及第二电线， 时间切换时钟到本地数据匹配单元进行时间切换，从而提高电气开关系统的可靠性。
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公开(公告)号：KR1019930015935A
公开(公告)日：1993-07-24
申请号：KR1019910022460
申请日：1991-12-07
IPC: H04Q11/04
Abstract: 본 발명은 전전자 교환기의 망동기 장치중 삼중화로 구성된 기본클럭 발생 유니트인 DP-PLL(Digital Processing-Phase Locked Loop)내의 제어 프로세서 MGCP(Master clock Generation Processor)와 하위프로세서 PP(Perpheral Processor)와의 TD(Telophony Device)버스를 통한 인터페이스 방법에 관한 것이다.
본 발명은 MGCP에서 상기 PP로 데이터를 송신하기 위하여 상기 MGCP는 PP로 송신할 데이터가 있는 경우 상기 PP가 정상인가를 확인하는 제1단계(41,42), 상기 제1단계(41,42)후, 상기 PP가 정상이면 먼저 송신 버퍼의 첫번째 바이트를 확인한 후 첫번째 바이트가 H'OO으로 쓰여진 경우, 이는 상기 PP에서 메시지를 읽어갔다는 의미이므로 새로운 정보를 전송하고 끝내는 제2단계(43,44,48), 및 첫번째 바이트가 H'OO이 아닌 경우, 일정시간 대기 후 계속 시도하여 첫번째 바이트가 H'OO이 되지 않으며 상기 PP가 비정상적인 동작을 하고 있음을 기록하고 끝내는 제3단계(45 내지48)로 구성된 것을 특징으로 한다.
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