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131.发明专利半導體積體電路裝置 SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE 有权半导体集成电路设备 SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
公开(公告)号：TWI243473B
公开(公告)日：2005-11-11
申请号：TW093137779
申请日：2004-12-07
Applicant: 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC. , 日立超愛爾.愛斯.愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD. , 日立製作所股份有限公司 HITACHI, LTD.
Inventor： 藤澤宏樹 HIROKI FUJISAWA , 久保內修一 SHUICHI KUBOUCHI
IPC: H01L
CPC classification number: G11C7/109 , G11C7/1066 , G11C7/1078 , G11C7/22 , G11C11/4076 , G11C11/4082 , G11C11/4093
Abstract: 一種半導體積體電路裝置，在此電路內有一寫入命令解碼器，用以將寫入命令解碼，且輸出解碼脈衝。一命令計數器電路，用以計數解碼脈衝，計數結果為命令之數目。一鎖存電路(latch circuit)，用以根據命令計數器電路之一計數輸出，將寫入位址鎖住。一延遲計數電路，用以根據解碼脈衝，計數一延遲。此半導體積體電路裝置更包含一電路，用以當延遲計數電路之計數值超出一預定延遲值時，打開一行選擇控制訊號以及一電路，用以於行選擇控制訊號打開時，輸出由鎖存電路鎖住之位址，輸出為一行位址。當該行選擇控制訊號打開時，此半導體積體電路會於該行位址上實現一寫入操作。
Abstract in simplified Chinese: 一种半导体集成电路设备，在此电路内有一写入命令译码器，用以将写入命令译码，且输出译码脉冲。一命令计数器电路，用以计数译码脉冲，计数结果为命令之数目。一锁存电路(latch circuit)，用以根据命令计数器电路之一计数输出，将写入位址锁住。一延迟计数电路，用以根据译码脉冲，计数一延迟。此半导体集成电路设备更包含一电路，用以当延迟计数电路之计数值超出一预定延迟值时，打开一行选择控制信号以及一电路，用以于行选择控制信号打开时，输出由锁存电路锁住之位址，输出为一行位址。当该行选择控制信号打开时，此半导体集成电路会于该行位址上实现一写入操作。
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132.发明专利半導體積體電路裝置 SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE 审中-公开半导体集成电路设备 SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
公开(公告)号：TW200525738A
公开(公告)日：2005-08-01
申请号：TW093137779
申请日：2004-12-07
Applicant: 爾必達存儲器股份有限公司 ELPIDA MEMORY, INC. , 日立超愛爾‧愛斯‧愛系統股份有限公司 HITACHI ULSI SYSTEMS CO., LTD. , 日立製作所股份有限公司 HITACHI, LTD.
Inventor： 藤澤宏樹 HIROKI FUJISAWA , 久保內修一 SHUICHI KUBOUCHI
IPC: H01L
CPC classification number: G11C7/109 , G11C7/1066 , G11C7/1078 , G11C7/22 , G11C11/4076 , G11C11/4082 , G11C11/4093
Abstract: 一種半導體積體電路裝置，在此電路內有一寫入命令解碼器，用以將寫入命令解碼，且輸出解碼脈衝。一命令計數器電路，用以計數解碼脈衝，計數結果為命令之數目。一鎖存電路(latch circuit)，用以根據命令計數器電路之一計數輸出，將寫入位址鎖住。一延遲計數電路，用以根據解碼脈衝，計數一延遲。此半導體積體電路裝置更包含一電路，用以當延遲計數電路之計數值超出一預定延遲值時，打開一行選擇控制訊號以及一電路，用以於行選擇控制訊號打開時，輸出由鎖存電路鎖住之位址，輸出為一行位址。當該行選擇控制訊號打開時，此半導體積體電路會於該行位址上實現一寫入操作。
Abstract in simplified Chinese: 一种半导体集成电路设备，在此电路内有一写入命令译码器，用以将写入命令译码，且输出译码脉冲。一命令计数器电路，用以计数译码脉冲，计数结果为命令之数目。一锁存电路(latch circuit)，用以根据命令计数器电路之一计数输出，将写入位址锁住。一延迟计数电路，用以根据译码脉冲，计数一延迟。此半导体集成电路设备更包含一电路，用以当延迟计数电路之计数值超出一预定延迟值时，打开一行选择控制信号以及一电路，用以于行选择控制信号打开时，输出由锁存电路锁住之位址，输出为一行位址。当该行选择控制信号打开时，此半导体集成电路会于该行位址上实现一写入操作。
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133.发明专利不揮發性半導體記憶裝置 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE 有权不挥发性半导体记忆设备 NONVOLATILE SEMICONDUCTOR MEMORY DEVICE
公开(公告)号：TWI236676B
公开(公告)日：2005-07-21
申请号：TW091109701
申请日：2002-05-09
IPC: G11C
CPC classification number: G11C16/26 , G11C11/5628 , G11C11/5642 , G11C16/24
Abstract: 本發明是一種可以實現1.讀出鎖存器電路+2.SRAM構成的Y直接系統電路的寫入動作的高速化之不揮發性半導體記憶裝置。在多值快閃記憶體中，於由低電壓側的寫入模式中，在〝10〞、〝00〞分布中，再由SRAM對讀出鎖存器電路的資料傳送後進行寫入、不穩定判定，之後，在〝01〞分布之資料傳送後，進行寫入、在〝11〞分布的資料傳送後，進行干擾判定、簡易上部斜坡段判定(依序進行)，特別是藉由(1)由多值記憶體的臨界值電壓分布的低電壓側進行寫入、(2)每一臨界值電壓分布地連續實施「寫入處理」、「上部斜坡段判定處理」，在〝10〞、〝00〞分布的寫入處理結束後，全部的記憶體單元的臨界值電壓分別比〝10〞、〝00〞分布的上部斜坡段判定電壓還低，因此，在上部斜坡段判定處理中，沒有其它的臨界值電壓分布的遮蔽處理，因此不需要寫入資料的傳送。
Abstract in simplified Chinese: 本发明是一种可以实现1.读出锁存器电路+2.SRAM构成的Y直接系统电路的写入动作的高速化之不挥发性半导体记忆设备。在多值闪存中，于由低电压侧的写入模式中，在〝10〞、〝00〞分布中，再由SRAM对读出锁存器电路的数据发送后进行写入、不稳定判定，之后，在〝01〞分布之数据发送后，进行写入、在〝11〞分布的数据发送后，进行干扰判定、简易上部斜坡段判定(依序进行)，特别是借由(1)由多值内存的临界值电压分布的低电压侧进行写入、(2)每一临界值电压分布地连续实施“写入处理”、“上部斜坡段判定处理”，在〝10〞、〝00〞分布的写入处理结束后，全部的内存单元的临界值电压分别比〝10〞、〝00〞分布的上部斜坡段判定电压还低，因此，在上部斜坡段判定处理中，没有其它的临界值电压分布的屏蔽处理，因此不需要写入数据的发送。
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公开(公告)号：TWI227642B
公开(公告)日：2005-02-01
申请号：TW089109181
申请日：2000-05-12
CPC classification number: G06K19/0719 , G06K19/072 , G06K19/077 , G06K19/07732 , G06K19/07733 , G06K19/07743 , G06K19/07745 , H01L2224/48137 , H01R27/00
Abstract: 多功能IC卡MFC，相對於卡片基板1以連接端子(#1-#13)之交錯狀2列配置之點，係具與多媒體卡或SD卡之互換性，就記憶卡單元3及SIM( Subscriber Indetity Module)卡單元4專用、連接於連接端子(#1-#13)之特定端子之點而言，可實現多功能。上述記憶卡單元3及SIM卡單元4分別具安全用密碼儲存區域。據此可以1個IC卡實現不同安全等級之多功能。上述交錯狀之代表形態之多數列配置藉上述連接端子配例之採用，於卡槽使對應交錯狀部分並交互變換該卡槽端子之突出量，如此則全體可採用卡槽端子亦1列並列配置之較簡單構成。
Abstract in simplified Chinese: 多功能IC卡MFC，相对于卡片基板1以连接端子(#1-#13)之交错状2列配置之点，系具与多媒体卡或SD卡之互换性，就记忆卡单元3及SIM( Subscriber Indetity Module)卡单元4专用、连接于连接端子(#1-#13)之特定端子之点而言，可实现多功能。上述记忆卡单元3及SIM卡单元4分别具安全用密码存储区域。据此可以1个IC卡实现不同安全等级之多功能。上述交错状之代表形态之多数列配置藉上述连接端子配例之采用，于卡槽使对应交错状部分并交互变换该卡槽端子之突出量，如此则全体可采用卡槽端子亦1列并列配置之较简单构成。
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135.发明专利非揮發性半導體記憶裝置及資訊處理裝置 NONVOLATILE MEMORY DEVICE AND DATA PROCESSING SYSTEM 有权非挥发性半导体记忆设备及信息处理设备 NONVOLATILE MEMORY DEVICE AND DATA PROCESSING SYSTEM
公开(公告)号：TWI223268B
公开(公告)日：2004-11-01
申请号：TW091114759
申请日：2002-07-03
Inventor： 松田有希 , 山本師久 , 松下一浩 , 渡邊一希 WATANABE, KAZUKI
Abstract: 〔目的〕在不使充電泵電路的充電轉送效率降低的情形下，除了有效率地產生高電壓外，也可以減低半導體晶片的佈局面積。
〔解決手段〕針對設在非揮發性記憶體等之充電泵電路的多段的充電泵單元電路，其中供給到可從各段之充電泵用第1電容將充電轉送到下一段之第一電容的第1 MOS電晶體之閘極的控制信號，則接受電源電壓的振幅會變化的第2信號與第3信號的第2控制信號，而經由第3電容被供給具有電源電壓與該段之第1電容所擁有之充電泵電壓之差電壓之振幅的第4信號。此外，第2信號則是經由第2電容所供給。Abstract in simplified Chinese: 〔目的〕在不使充电泵电路的充电转送效率降低的情形下，除了有效率地产生高电压外，也可以减低半导体芯片的布局面积。 〔解决手段〕针对设在非挥发性内存等之充电泵电路的多段的充电泵单元电路，其中供给到可从各段之充电泵用第1电容将充电转送到下一段之第一电容的第1 MOS晶体管之闸极的控制信号，则接受电源电压的振幅会变化的第2信号与第3信号的第2控制信号，而经由第3电容被供给具有电源电压与该段之第1电容所拥有之充电泵电压之差电压之振幅的第4信号。此外，第2信号则是经由第2电容所供给。
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Patent Agency Ranking
公开(公告)号：TW200416838A
公开(公告)日：2004-09-01
申请号：TW092132596
申请日：2003-11-20
IPC: H01L
CPC classification number: H01J37/3447 , H01J37/3408 , H01L21/2855
Abstract: 本發明在於提高濺射膜的面內膜厚分佈之均一性。其係於開有多個控制孔27之準直器25介設於晶圓30與靶18之間的狀態下，對靶18進行濺射而使鈷膜37被覆固定於晶圓30之DC磁控濺射裝置10之中，於準直器25之本體26的上面和下面各自形成有傾斜角極小且與本體為同心圓之一對上下對稱形錐面28、28；而自準直器25之週邊至中心之多個控制孔的縱橫尺寸比係設定為「1～1.25」。因其可使通過位於準直器週邊部的控制孔之濺射粒子量多過通過位於中央部之控制孔的濺射粒子量，所以能夠彌補週邊部的膜厚不足而相對控制面內膜厚分佈之整體均一性。
Abstract in simplified Chinese: 本发明在于提高溅射膜的面内膜厚分布之均一性。其系于开有多个控制孔27之准直器25介设于晶圆30与靶18之间的状态下，对靶18进行溅射而使钴膜37被覆固定于晶圆30之DC磁控溅射设备10之中，于准直器25之本体26的上面和下面各自形成有倾斜角极小且与本体为同心圆之一对上下对称形锥面28、28；而自准直器25之周边至中心之多个控制孔的纵横尺寸比系设置为“1～1.25”。因其可使通过位于准直器周边部的控制孔之溅射粒子量多过通过位于中央部之控制孔的溅射粒子量，所以能够弥补周边部的膜厚不足而相对控制面内膜厚分布之整体均一性。
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公开(公告)号：TW595007B
公开(公告)日：2004-06-21
申请号：TW091116172
申请日：2002-07-19
Inventor： 佐佐木 敏夫 , 高澤義生 TAKAZAWA, YOSHIO , 山田利夫 YAMADA, TOSHIO , 藍澤慎哉 , 島田茂 , 松井俊一 , 內田明久
IPC: H01L
CPC classification number: H01L27/0921 , H01L27/0928 , H01L27/115
Abstract: 本發明係有關一種半導體積體電路裝置，其具有與基板增加偏壓電壓成反比而減少的通道漏電流以及等比而增加的接合漏電流的MOS電路，乃具有欲施行所希望的電路動作的有效模式、和停止相關的電路動作的等待模式，當於上述等待模式時，欲成為由上述通道漏電流與接合漏電流所形成的全體漏電流電流值為最小的範圍，利用基板偏壓電路形成基板偏壓電壓，而供給到上述MOS電路。
Abstract in simplified Chinese: 本发明系有关一种半导体集成电路设备，其具有与基板增加偏压电压成反比而减少的信道漏电流以及等比而增加的接合漏电流的MOS电路，乃具有欲施行所希望的电路动作的有效模式、和停止相关的电路动作的等待模式，当于上述等待模式时，欲成为由上述信道漏电流与接合漏电流所形成的全体漏电流电流值为最小的范围，利用基板偏压电路形成基板偏压电压，而供给到上述MOS电路。
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138.发明专利半導體記憶裝置及其製造方法、縱型金屬絕緣半導體場效電晶體之製造方法及縱型金屬絕緣半導體場效電晶體、半導體裝置之製造方法及半導體裝置 A SEMICONDUCTOR MEMORY DEVICE AND A METHOD OF MANUFACTURING THE SAME, A VERTICAL MISFET AND A METHOD OF MANUFACTURING THE SANE, AND A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE 审中-公开半导体记忆设备及其制造方法、纵型金属绝缘半导体场效应管之制造方法及纵型金属绝缘半导体场效应管、半导体设备之制造方法及半导体设备 A SEMICONDUCTOR MEMORY DEVICE AND A METHOD OF MANUFACTURING THE SAME, A VERTICAL MISFET AND A METHOD OF MANUFACTURING THE SANE, AND A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE
公开(公告)号：TW200409343A
公开(公告)日：2004-06-01
申请号：TW092117320
申请日：2003-06-25
Inventor： 茶木原啓 , 奧山幸祐 , 茂庭昌弘 MONIWA, MASAHIRO , 水野真 , 岡本圭司 KEISHI OKAMOTO , 野口光弘 , 吉田正義 , 高橋保彥 TAKAHASHI, YASUHIKO , 西田彰男
IPC: H01L
CPC classification number: H01L29/6675 , H01L21/823885 , H01L27/105 , H01L27/11 , H01L27/1104 , H01L27/1116 , H01L29/7833 , H01L29/78642
Abstract: 本發明係提供一種半導體記憶裝置及其製造方法、縱型金屬絕緣半導體場效電晶體之製造方法及縱型金屬絕緣半導體場效電晶體、半導體裝置之製造方法及半導體裝置之相關技術，其係在驅動MISFET和傳送MISFET之上部形成有縱型MISFET。縱型MISFET係由下列所構成：四角柱狀之積層體(P1、P2)，其係將下部半導體層(汲極)、中間半導體層、以及上部半導體層(源極)予以積層；以及閘極電極，其係中介閘極絕緣膜而形成於該積層體(P1、P2)的側壁；縱型MISFET係下部半導體層為構成汲極，中間半導體層為構成基板(通道區域)，上部半導體層為構成源極。下部半導體層、中間半導體層、上部半導體層係分別由矽膜所構成，下部半導體層和上部半導體層係摻雜於p型，並由p型矽膜所構成。
Abstract in simplified Chinese: 本发明系提供一种半导体记忆设备及其制造方法、纵型金属绝缘半导体场效应管之制造方法及纵型金属绝缘半导体场效应管、半导体设备之制造方法及半导体设备之相关技术，其系在驱动MISFET和发送MISFET之上部形成有纵型MISFET。纵型MISFET系由下列所构成：四角柱状之积层体(P1、P2)，其系将下部半导体层(汲极)、中间半导体层、以及上部半导体层(源极)予以积层；以及闸极电极，其系中介闸极绝缘膜而形成于该积层体(P1、P2)的侧壁；纵型MISFET系下部半导体层为构成汲极，中间半导体层为构成基板(信道区域)，上部半导体层为构成源极。下部半导体层、中间半导体层、上部半导体层系分别由硅膜所构成，下部半导体层和上部半导体层系掺杂于p型，并由p型硅膜所构成。
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139.发明专利半導體裝置及其製造方法 A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME 失效半导体设备及其制造方法 A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME
公开(公告)号：TW200406810A
公开(公告)日：2004-05-01
申请号：TW092114906
申请日：2003-06-02
Inventor： 伊藤富士夫 FUJIO ITO , 鈴木博通 HIROMICHI SUZUKI
IPC: H01L
CPC classification number: H01L23/49551 , H01L21/565 , H01L21/566 , H01L23/3107 , H01L23/4951 , H01L23/49575 , H01L24/06 , H01L24/45 , H01L24/48 , H01L24/97 , H01L25/0657 , H01L25/105 , H01L2224/04042 , H01L2224/05553 , H01L2224/05554 , H01L2224/05624 , H01L2224/05647 , H01L2224/06136 , H01L2224/32145 , H01L2224/32245 , H01L2224/45144 , H01L2224/48091 , H01L2224/48247 , H01L2224/4826 , H01L2224/48624 , H01L2224/48647 , H01L2224/73215 , H01L2224/73265 , H01L2224/83192 , H01L2224/92147 , H01L2224/97 , H01L2225/1029 , H01L2225/1058 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/0105 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/07802 , H01L2924/12042 , H01L2924/14 , H01L2924/181 , H01L2924/19043 , H01L2924/3511 , H01L2224/85 , H01L2924/00014 , H01L2224/83 , H01L2924/00 , H01L2924/00012
Abstract: 本發明係提供一種半導體裝置及其製造方法之相關技術，其係能達成適合於多接腳化之半導體裝置之製造良率之提升。本發明之半導體裝置係具有：半導體晶片，其係在主面配置有複數個電極；複數條導線，其係分別電氣性地連接於前述半導體晶片之複數個電極；以及樹脂封裝體，其係將前述半導體晶片和前述複數條導線予以封裝；前述複數條導線，其係含有：第1導線，其係自前述樹脂封裝體之構裝面而露出，且具有位於前述樹脂封裝體的側面側之第1外部連接部；以及第2導線，其係和前述第1導線相鄰合，且自前述樹脂封裝體之構裝面而露出，並具有較前述第1外部連接部更位於前述半導體晶片側之第2外部連接部；前述第1和第2導線係接著固定於前述半導體晶片。
Abstract in simplified Chinese: 本发明系提供一种半导体设备及其制造方法之相关技术，其系能达成适合于多接脚化之半导体设备之制造良率之提升。本发明之半导体设备系具有：半导体芯片，其系在主面配置有复数个电极；复数条导线，其系分别电气性地连接于前述半导体芯片之复数个电极；以及树脂封装体，其系将前述半导体芯片和前述复数条导线予以封装；前述复数条导线，其系含有：第1导线，其系自前述树脂封装体之构装面而露出，且具有位于前述树脂封装体的侧面侧之第1外部连接部；以及第2导线，其系和前述第1导线相邻合，且自前述树脂封装体之构装面而露出，并具有较前述第1外部连接部更位于前述半导体芯片侧之第2外部连接部；前述第1和第2导线系接着固定于前述半导体芯片。
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公开(公告)号：TW200405349A
公开(公告)日：2004-04-01
申请号：TW092120711
申请日：2003-07-29
IPC: G11C
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/06 , G11C2211/5641
Abstract: 〔課題〕在搭載非揮發性記憶體和控制器的非揮發性記憶裝置中，實現讀取／寫入速度的性能提升、資料保存錯誤耐受性的提升。〔解決手段〕非揮發性記憶體(3)設為可以儲存2位元以上的資訊，能夠進行將由非揮發性記憶體單元所讀出的資訊當成1位元資訊予以輸出的第1讀出，和將所讀出的資訊當成2位元予以輸出的第2讀出。控制器(2)在由非揮發性記憶體讀出第1資訊時，進行第1讀出，在讀出第2資訊時，進行第2讀出，第1讀出與第2讀出相比，可使讀出速度高速化。在對於第1讀出對象區域的寫入中，將臨界值電壓設為由上限臨界值電壓分布的電壓和下限臨界值電壓分布的電壓所選擇的一種電壓，能夠提升第1資訊的資料保存耐受性。
Abstract in simplified Chinese: 〔课题〕在搭载非挥发性内存和控制器的非挥发性记忆设备中，实现读取／写入速度的性能提升、数据保存错误耐受性的提升。〔解决手段〕非挥发性内存(3)设为可以存储2比特以上的信息，能够进行将由非挥发性内存单元所读出的信息当成1比特信息予以输出的第1读出，和将所读出的信息当成2比特予以输出的第2读出。控制器(2)在由非挥发性内存读出第1信息时，进行第1读出，在读出第2信息时，进行第2读出，第1读出与第2读出相比，可使读出速度高速化。在对于第1读出对象区域的写入中，将临界值电压设为由上限临界值电压分布的电压和下限临界值电压分布的电压所选择的一种电压，能够提升第1信息的数据保存耐受性。
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