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公开(公告)号：KR100194623B1
公开(公告)日：1999-06-15
申请号：KR1019960058219
申请日：1996-11-27
IPC: H04L12/56
Abstract: 본 발명은 ATM 교환기에서 STM-1을 이용한 중계선 정합 장치에 관한 것으로서, 망-노드 간의 정합을 통해 테이터를 송수신하는 물리 계층 정합 수단과, 유지 보수 정보를 관리하는 내부 메시지 처리 수단과, 오버 헤드 처리를 하는 오버 헤드 처리 수단과, 전송 경로의 트래픽 준수 여부를 확인하는 망 매개 변수 제어 수단과, OAM셀을 처리하는 송수신 OAM셀 처리 수단과, 수신되 ATM셀에 라우팅 택을 부착하는 셀 라우팅 처리 수단과, 수신된 병렬 데이터를 직렬 데이터로 변환한 후 출력하는 수신 스위치망 정합 수단과, 외부의 직렬 데이터를 받아 병렬 데이터로 변환하는 송신 스위치망 정합 수단과, ATM셀의 헤더 정보를 변환하여 출력하는 헤더 변환 수단으로 구성되어, 다양한 속도의 교환 서비스를 제공하며, 운용 각 교환기의 운용 유지 보수를 손쉽게 할 � � 있다는 장점이 있다.
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公开(公告)号：KR100164107B1
公开(公告)日：1998-12-01
申请号：KR1019950055915
申请日：1995-12-23
Abstract: 본 발명은 ATM 중계선의 유지보수 및 관리를 위하여 동기식 수송 모듈의 오버헤드 바이트로 제공되는 음성 및 데이터 통신 기능을 구현한 타합선 처리 장치에 관한 것으로, STM 프레임을 생성하고 종단하는 범용 STM 물리층 처리부에서 음성 및 데이터 채널을 수용하여 ATM 교환기의 ATM 계층 이상의 시스템 상태와 관계없이 음성 및 데이터 통신을 수행하는 타합선 처리 장치를 제공하기 위하여, 오버헤드 프레임을 타임 슬롯에 실어 송신하고 디지털 신호를 수신하여 오버헤드 프레임에 실어 송신하며, 오버헤드내 데이터 채널을 선택하여 송신하고 HDLC 데이터를 데이터 채널에 삽입하는 프레임 변환 수단(21); 데이터 채널을 수신하여 HDLC 프로토콜을 수행한 후 수신 데이터를 송신하며, 수신한 데이터를 HDLC 프로토콜을 수행하여 송신하는 HDLC 제어 수단(28); 외부의 프로세서(4)와 정합하는 프로세서 정합 수단(25); 상기 프로세서 정합 수단(25)을 통하여 상기 프로세서(4)와 정합하며, 디지털 신호인 음성 정보를 애널로그 신호로 변환하여 송신하고, 애널로그 신호를 입력받아 디지탈 신호로 변환하여 송신하는 가입자 선로 정합 수단(22); 착신 번호를 디코딩하여 송신하는 복합 주파수 부호(DTMP) 수신 수단(26); 링 신호를 발생하는 링 신호 발생 수단(27); 상기 프로세서(4)의 제어에 따라 링 신호를 입력받아 동작하는 링 릴레이(23); 및 과전압/전류를 차단하는 보호 수단(24)을 구비하여 ATM 중계선의 신뢰도를 증대하고, 초기 설치시 유지보수 및 관리의 효율성을 증대시킬 수 있는 효과가 있다.
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公开(公告)号：KR100128837B1
公开(公告)日：1998-04-08
申请号：KR1019940017669
申请日：1994-07-21
Abstract: An apparatus for processing subscriber matching physical layer of ATM(Asynchronous Transfer Mode) suitable for B-ISDN(Broadband- Integrated Services Digital Network) is disclosed. The subscriber matching physical layer processor comprises: a data transfer means(7) connected between a line connected to a subscriber and an ATM layer for transferring data; and a maintenance and management means(8) connected to a system maintenance surface through an external bus and connected to the data transfer means(7) through an internal bus, for maintaining a statue of devices, performance and failure.
Abstract translation: 公开了一种处理适用于B-ISDN（宽带综合业务数字网）的ATM（异步传输模式）用户匹配物理层的装置。 用户匹配物理层处理器包括：数据传输装置（7），连接在连接到用户的线路和用于传送数据的ATM层之间; 以及通过外部总线连接到系统维护表面并通过内部总线连接到数据传送装置（7）的维护和管理装置（8），用于维护设备的雕像，性能和故障。
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Patent Agency Ranking
公开(公告)号：KR1019960007675B1
公开(公告)日：1996-06-08
申请号：KR1019930004197
申请日：1993-03-18
IPC: H04L12/28
Abstract: The parallel self-synchronous mixer circuit for SDH parallel ATM physical layer includes: a data storing means 23 for inputting a clear signal to set all initial values to "0" at a clear port, inputting a clock signal at a clock port and outputting a 1-octet output; a parallel input line means A0-A7 for parallelly transferring the ATM cell information of the 1-octet; an AND operating means 24 for performing an AND operation with a data transition mixable signal and the clock; a controlling means 21 for storing the output of the data storing means and the SCRENA signal for a predetermined period; and an operating means 22 for inputting the control signal from the controlling means 21 and the output of the parallel input line means A0-A7 and outputting mixed signals B0-B7.
Abstract translation: 用于SDH并行ATM物理层的并行自同步混频器电路包括：数据存储装置23，用于输入清除信号，以在清除端口将所有初始值设置为“0”，在时钟端口输入时钟信号并输出 1字节输出; 并行输入线装置A0-A7，用于并行传送1个字节的ATM信元信息; AND操作装置24，用于执行与数据转换可混合信号和时钟的“与”运算; 用于存储数据存储装置的输出和SCRENA信号达预定时间段的控制装置21; 以及用于输入来自控制装置21的控制信号和并行输入线装置A0-A7的输出并输出混合信号B0-B7的操作装置22。
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公开(公告)号：KR1019940007990B1
公开(公告)日：1994-08-31
申请号：KR1019910026095
申请日：1991-12-30
IPC: H04M11/06
Abstract: The ISDN (integrated services digital network) basic access multiplexr CEPT interface circuit includes a B-channel interface circuit for transmitting and receiving a B-channel for 12 basic accesses onto a PCM subhighway, a time/space switching circuit for controlling each CEPT interface and providing a subhighway data transmitting/receiving path and D-channel and CV1-channel data transmitting/receiving paths, a hybrid circuit, a line interface circuit for converting a unipolar signal to a bipolar signal and converting the bipolar siganl received from a subscriber line to the unipolar signal, a D/C channel interface cirucit connected to the time/space switching circuit, a common memory, and a microprocessing unit, thereby raising the reliability of a multiplexer network.
Abstract translation: ISDN（综合业务数字网）基本接入复用器CEPT接口电路包括一个B通道接口电路，用于发送和接收一个B通道，用于对PCM高速公路进行12次基本访问;时间/空间切换电路，用于控制每个CEPT接口; 提供高速数据发送/接收路径和D信道和CV1信道数据发送/接收路径，混合电路，用于将单极信号转换为双极性信号的线路接口电路，以及将从用户线接收的双极信号转换为 单极信号，连接到时间/空间切换电路的D / C通道接口cirucit，公共存储器和微处理单元，从而提高多路复用器网络的可靠性。
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公开(公告)号：KR1019940008313A
公开(公告)日：1994-04-29
申请号：KR1019920016522
申请日：1992-09-09
Abstract: 본 발명은 비동기 전달 모드(ATM) 셀 헤더의 HEC코드를 생성하기 위한 병렬 CRC 코드 생성 회로에 관한 것으로, 초기치를 모두0으로 하기 위한 클리어 신호(CLR)를 클리어 단자로 입력받고 19.44Mbps의 클럭(CLK)을 클럭단으로 입력받아 1옥텟의 출력을 내는 데이타 저장수단(6)과, 1옥텟의 정보를 병렬로 전송하기 위한 라인수단(A0 내지 A7)과, 상기 라인 수단 (A0 내지 A7)과 상기 데이타 저장수단(6)에 연결되어 상기 라인 수단으로 부터 전송된 1옥텟의 정보를 일 입력단에 입력하고, 상기 데이타 저장수단(6)으로 부터의 1옥텟의 데이타를 타입력단으로 입력하여 상기 입력된 1옥텟의 데이타와 상기 데이타 저장수단(6)의 데이타를 이용하여 1옥텟씩 순차적으로 CRC생성 다항식에 의한 연산을 수행하기 위한 연산 수단(37)과, 헤더의 시작 부분부터 4옥텟의 헤더 데이타가 CRC회로로 입력될 수 있도록 하기 위한 CRC제어 신호전송 라인(CRC ENA)과, 상기 연산 수단(37)과 CRC제어 신호 전송라인에 연결되어 CRC제어 신호에 따라 상기 연산 수단(37)의 출력을 소정의 주기동안 상기 데이타 저장 수단(6)에 저장시키기 위한 제어수단(38)과, 상기 데이타 저장수단(6)에 연결된 1옥텟 병렬 출력 라인(B0 내지 B7)을 구비하고 있는 것을 특징으로 한다.
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公开(公告)号：KR1019930015601A
公开(公告)日：1993-07-24
申请号：KR1019910026093
申请日：1991-12-30
IPC: H04M11/06
Abstract: 본 발명은 ISDN(Intergrated Service Digital Network) 처리기능을 갖는 전전자교환기에서의 일차군 속도 가입자 정합회로에 관한 것으로서, 가입자 선로 정합회로(7)와 타임스위치 정합회로(3)에 연결되어, ISDN D채널 제어프로세서 보드(IDPA)와 D채널 데이타를 송수신 처리하고 가입자 선로와 2.04Mbps 서브하이웨이 데이타를 송수신하며 북미식은 보드당 5x〔(23B+D)〕의 채널을, 유럽식은 보드당 4x〔(30B+D)〕의 채널을 정합하는 일차군 속도 가입자 정합회로 수단(1)과, 사용자 측으로 부터 들어오는 (30B+D)/(23B+D) 채널중 D채널을 분리하여 ISDN D채널 제어프로세서 보드로 전송하며, 상기 IDPA로 부터 수신한 D채널을 해당 사용자에게 전송하는 IDPA 정합회로수단(2)을 구비한 것을 특징으로 한다.
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