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公开(公告)号：KR1019960001058B1
公开(公告)日：1996-01-17
申请号：KR1019930019083
申请日：1993-09-20
IPC: H04L12/00
Abstract: a pre-input/output buffer operated by the 9 bit for a connection between an ATM cell assembly and a module, the ATM cell assembly being used for performing an operation process of the bit unit; an ATM cell read signal generator for outputting a signal for reading an ATM cell to the pre-input/output buffer under provision with an output value from the counter; a unit converter for outputting a 32-bit data write signal, a unit conversion output signal, and a 32-bit output signal through inputs of the programmable almost empty signal from the pre-input/output buffer and the ATM cell read signal from the ATM cell read signal generator; first to fourth D flip-flops for outputting output data by 8 bit through inputs of the unit conversion output signal and the reset signal; a fifth D flip-flop for outputting data of 32 bit through inputs of the output data of 32 bit and the reset signal from outside; and a sixth flip-flop for outputting a start signal of 32 bit under input of an ATM cell output start signal from the pre-input/output buffer.
Abstract translation: 用于ATM信元组件和模块之间的连接的由9位操作的预输入/输出缓冲器，ATM信元组件用于执行位单元的操作处理; 一个ATM信元读取信号发生器，用于从计数器输出一个输出值，将一个用于读取ATM信元的信号输出到预输入/输出缓冲器; 一个单元转换器，用于通过来自预输入/输出缓冲器的可编程几乎空白的信号的输入和来自该输入/输出缓冲器的ATM信元读出信号输出32位数据写入信号，单位转换输出信号和32位输出信号 ATM信元读信号发生器; 第一至第四D触发器，用于通过单位转换输出信号和复位信号的输入将输出数据输出8位; 第五D触发器，用于通过32位输出数据的输入和来自外部的复位信号输出32位数据; 以及第六触发器，用于在来自预输入/输出缓冲器的ATM单元输出开始信号的输入下输出32位的起始信号。
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公开(公告)号：KR1019950012498B1
公开(公告)日：1995-10-18
申请号：KR1019930026136
申请日：1993-12-01
IPC: G06F13/00
Abstract: The internal bus arbitrator comprises a peripheral equipment supervisor(10) for relaying a bus occupation request signal transmitted from peripheral equipments to a bus arbitrator, a bus arbitrator(20) for supervising bus status and for endowing privilege to bus occupation request signals transmitted from peripheral equipments, and a CPU supervisor(30) for requesting bus occupation to a CPU, for distributing bus occupation signal to peripheral equipments and for relaying bus occupation confirm signal to a CPU.
Abstract translation: 内部总线仲裁器包括用于将从外围设备发送的总线占用请求信号中继到总线仲裁器的外围设备监控器（10），用于监视总线状态的总线仲裁器（20），以及用于赋予从外设发送的总线占用请求信号的权限 设备和用于向CPU请求总线占用的CPU管理器（30），用于向周边设备分配总线占用信号并将总线占用确认信号中继到CPU。
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公开(公告)号：KR1019950023086A
公开(公告)日：1995-07-28
申请号：KR1019930026432
申请日：1993-12-03
IPC: H04Q1/28
Abstract: 본 발명은 백보드의 모양을 변경하여 가며 사용할 수 있는 가변 조립식 블록 백플레인 장치에 관한 것으로, 상기 블록 백플레인(2)의 백보드(3)에 구비된 다수의 커넥터 연결구(5); 상기 블록 백플레인(2)의 조립에 따른 임피던스를 맞추어서 터미네이터에 연결되도록 구비된 터미네이터연결구(6); 상기 블록 백플레인(2)의 확장을 위하여 그의 양측에 형성된 터미네이터 연결구(6)중 어느 하나와 확장된 블록 백플레인(2′)의 터미네이터연결구(6)을 연결 및 분리가 가능하도록 구비된 신호선연결구(7); 및 상기 각각의 블록 백플레인(2′)에 구비된 내부전원편(4′)을 연결하는 전원버스바 연결구(8)을 구비하여 기능보드의 시험에 따라 필요시마다 길이조절이 가능하고, 필요되는 설치면적 및 시험에 필요한 설치를 할 수 있도록 상기 블록 백플레인을 가변적으로 형성시키므로서 광대역 종합통신망에 이용될 수 있는 효과가 있다.
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公开(公告)号：KR1019950021889A
公开(公告)日：1995-07-26
申请号：KR1019930026433
申请日：1993-12-03
IPC: H01R12/70
Abstract: 본 발명은 쉘프의 기능보드에 맞도록 길이를 조절하여, 각각의 기능보드 사이의 임피던스 조절이 가능한 다용도 확장보드에 관한 것으로, 백플레인에 고정, 장착되는 기능보드커넥터(2); 일측면에 상기 기능보드커넥터(2)가 장착되며, 상하면에 탄성돌기(1a)가 구비된 커넥터지지수단(1); 상기 커넥터지지수단(1)에 구비된 연결구지지수단(3); 제1 및 제2지지대(7a, 7b)를 구비하고 있는 커넥터판(7); 상기 제1지지대(7a)에 설치되는 확장보드커넥터(8); 상기 커넥터판(7)에 구비된 신호점퍼부(11)와; 더미보드 커넥터(12); 상기 커넥터판(7)에 일측이 장착되며, 타측은 상기 커넥터지지대(1)에 장착되는 신호선(13); 및 상기 연결구지지수단(3)에 끼워진 좌우고정수단(4)을 구비하여 보드를 지지하는 쉘프의 길이가 서로 다를때 확장보드의 길이를 선택적으로 조절하므로서 서로 다른 길이의 기능보드라도 신속히 설치하여 시험을 할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019950016085A
公开(公告)日：1995-06-17
申请号：KR1019930023534
申请日：1993-11-06
IPC: H04L12/24
Abstract: 본 발명은 광대역 종합 통신망(B-ISDN)에서 광대역 액세스망을 구성하는 광대역 가입자 액세스 장치가 표준접속을 통하여 입력된 선로별, 가상연결별 ATM(Asynchronous Transfer Mode) 셀을 다중화 할 때, 각 입력단에 사용되는 버퍼(FIFO)의 상태, 연결에 따른 입력서비스 트래픽의 QOS(Quality Of Service)등급, 이러한 QOS등급에 의한 차등의 임계치 처리 및 망 운용자의 관리 관점의 가중치를 부여하여 연결 설정시에 협약된 서비스품질을 준수하면서 다중화하는 B-ISDN의 집중형 가입자액세스장치용 통계적 다중화 처리장치 및 방법에 관한 것으로, 광대역 종합 정보 통신망에서의 다양한 서비스의 수용, 여러가지 연결 형태를 지원, 다자간의 연결 및 분배 제어기능을 제공할 목적의 가입자 액세스망을 구성하는 장치에서 자원 공유를 위하여 다양한 특성의 서비스들의 QOS 급과 버퍼의 충만 여부에 따라 다중화하는 장치로서, 기존의 통신망에서 뿐만 아니라 입력 데이타의 특성에 따른 통계적 셀 다중이 필요한 전송장치 구현에 적용가능하며, 고속을 요구하는 광대역 종합 정보 통신망 하에 유용하게 사용될 수 있는 효과가 있다.
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公开(公告)号：KR1019950013113A
公开(公告)日：1995-05-17
申请号：KR1019930021448
申请日：1993-10-15
IPC: H04L12/52
Abstract: 본 발명은 국제 표준 기구인 CCITT에서 권고한 광대역 종합정보통신망의 사망자-망 인터페이스 규격에 준하는 동일 기능모듈들을 두개의 링에 의해 연결하는 송수신장치에 관한 것으로서, 입력된 자기셀과 우회셀을 각가 독립적으로 처리하는 데이타 처리시간 및 FIFO내의 대기시간을 최소한으로 줄이고 특히, 자기기셀 보다 우회셀의 송신을 우선적으로 처리하여 링상의 셀 전달 지연을 최소로 유지시키는 송신장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 자기셀입력데이타를 수신처리하는 자기셀 송신부(1-1)와, 우회셀입력데이타를 우회셀 송신부(1-2)와, 신호 중재부(1-3)를 구비한다.-
公开(公告)号：KR1019950010430A
公开(公告)日：1995-04-28
申请号：KR1019930018156
申请日：1993-09-09
IPC: H04L12/00
Abstract: 본 발명은 ATM(Asynchronous Transfer Mode) 수단에 의해 전달되는 셀 단위의 트래픽 처리에서 과도한 버스트 길이를 제한시키는 트래피 쉐이핑 처리 장치에 관한 것으로, 첫째로, 광대역 ISDN 구축의 기반이 되는 ATM 셀 처리에서 망 측의 자원을 관리 및 보호하기 위한 트래픽 및 자원 관리 장치 등의 전 단계에서 트래픽 쉐이핑을 수행하도록 ATM 액세스 망의 구성 장치인 B-TE, B-TA 및 B-NT등에 이용될 수 있으며, 둘째로, 과도한 길이의 버스트를 일시적인 버퍼링을 통하여 완화시켜 줌으로서 다음 단에 연결되는 트래픽 제어 또는 자원 관리 장치의 버퍼의 넘침을 예방할 수 있고, 셋째로, 모든 셀과 셀 사이의 간격을 제어하는 것이 아니고 버스트 단위로 트래픽 쉐이핑 함으로써 처리 부담을 경감시키고, 전체 지연을 줄이는 구조이며, 넷째로 카운터, 비교기 등의 단 한 논리회로 만으로 기능이 이루어지므로 처리에 의한 지연을 최대한 감소시킬 수 있고 구현이 용이한 효과가 있다.
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公开(公告)号：KR1019950010421A
公开(公告)日：1995-04-28
申请号：KR1019930019080
申请日：1993-09-20
IPC: H04L12/437
Abstract: 본 발명은 국제 표준 기구인 CCITT에서 권고한 광대역종합전보통신망의 사용자-망 인터페이스 규격에 준하는 이중링 구조의 모듈통신을 위한 오류복구장치에 관한 것으로, 모듈내의 루프 백 경로와 전송매체에 의한 물리적 경로로 부터의 데이타를 다중화하는 다중화수단(1), 상기 다중화 수단(1)으로부터의 다중화된 데이타 정보를 저장하고 오류 복구신호를 입력받아 출력데이타를 출력하는 버퍼(4), 인접모듈 상태신호와 반향링 상태신호 및 송신신호를 입력받고 상기 버퍼(4)의 출력신호를 입력받으며 외부로부터의 전송클럭을 인가하여 오류 발생을 감지한 후 상기 다중화 수단(1)으로 루프백신호를 출력하고 외부로 우회신호를 출력하여 복구를 수행하는 오류복구 수단(2), 모듈 식별 번호를 입력받고 시스템 클럭 및 루프백 데이타를 입력받아 전송하 는 데이타중 개비지를 식별하여 소거하기 위한 개비지 소거수단(3), 및 상기 개비지 소거수단(3)에 연결되어 개비지 소거된 전송신호를 입력받아 상기 다중화 수단(1)으로 태킹 데이타를 출력하는 루프백 모듈 식별 번호 태깅수단(5)을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019950009406A
公开(公告)日：1995-04-21
申请号：KR1019930019212
申请日：1993-09-21
IPC: G06F3/00
Abstract: 본 발명은 53 옥텟의 비동기 전달모드(이하, ATM이라 함) 셀을 기본으로 바이트 단위의 동작처리를 수행하는 ATM 셀 디스어셈블러와 56옥텟의 모듈통신용 셀을 기본으로 32비트 단위의 동작처리 수행하는 모듈간의 접속을 위한 32비트 단위 통신모듈과 ATM셀 디스어셈블러와의 인터페이스 장치체 관한 것으로, 53옥텟의 비동기 전달모드(이하, ATM이라 함)셀을 기본으로 바이트 단위의 동작 처리를 수행하는 ATM셀 디스어셈블러와 56 옥텟의 모듈통신용 셀을 기본으로 32비트 단위의 동작 처리를 수행하는 모듈간의 접속을 위한 53진 카운터로 동작하는 카운트 수단(11), ATM셀 디스어셈블러로 전달될 데이터를 저장하여 선입선출버퍼(FIFO)로 동작하는 제1 내지 제4 8비트 버퍼(13 내지 16), 상기 카운트 수단(11)의 카운터 출력값과 상기 제1 내지 제4버퍼(13 내지 16)중 어 하나의 버퍼로 부터의 앰티 플래그 신호에 의해 적절한 버퍼 액세스를 수행하는 단위변화수단(12)를 구비한 것을 특징으로 한다.
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