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    Information processing apparatus
    131.
    发明专利
    Information processing apparatus 审中-公开
    信息处理装置

    公开(公告)号：JP2014081819A

    公开(公告)日：2014-05-08

    申请号：JP2012229907

    申请日：2012-10-17

    Applicant: Renesas Electronics Corp ,  ルネサスエレクトロニクス株式会社

    Inventor： ITO MASAYUKI ,  SUGIMOTO HIDEKI

    IPC: G06F15/177 ,  G06F12/14

    CPC classification number: G06F12/14 ,  G06F9/45558 ,  G06F13/1663 ,  G06F13/1694 ,  G06F13/385 ,  G06F2009/45583 ,  G06F2212/1052 ,  G11C7/1036 ,  Y02D10/14 ,  Y02D10/151

    Abstract: PROBLEM TO BE SOLVED: To provide an information processing apparatus capable of suppressing an increase in hardware resources even when the number of cores composing a multi-core system is increased.SOLUTION: According to an embodiment, an information processing apparatus 1 comprises: a plurality of cores 10, 20; a shared resource 30 that can be shared by the plurality of cores 10, 20; and local registers 14, 24 that store setting information unique to each of the plurality of cores 10, 20. The shared resource 30 is provided independently from the plurality of cores 10, 20. The local registers 14, 24 are provided to the plurality of cores 10, 20, respectively.

    Abstract translation: 要解决的问题：提供即使当构成多核系统的核心数量增加时也能够抑制硬件资源增加的信息处理设备。解决方案：根据实施例，信息处理设备1包括：多个 的芯10,20; 可以由多个核10,20共享的共享资源30; 以及本地寄存器14,24，其存储对于多个核10,20中的每一个唯一的设置信息。共享资源30独立于多个核10,20提供。本地寄存器14,24被提供给多个 磁芯10,20。

    Apparatus and associated method for source-synchronous information transfer
    132.
    发明专利
    Apparatus and associated method for source-synchronous information transfer 有权

    公开(公告)号：JP2013534084A

    公开(公告)日：2013-08-29

    申请号：JP2013513282

    申请日：2011-05-31

    Applicant: アルテラ コーポレイションAltera Corporation

    Inventor： ライアン フォン，

    IPC: H04L7/04

    CPC classification number: G11C7/222 ,  G11C7/1036 ,  G11C7/1078 ,  G11C7/1093

    Abstract: 装置は、電子デバイスに連結されたインターフェース回路を含む。 インターフェース回路は、ストローブ信号を使用して、電子デバイスとのソース同期通信を提供する。 インターフェース回路は、電子デバイスと正常に通信するために、ストローブ信号をゲート制御するように構成される。 インターフェース回路は、インターフェース回路を通して、ゲート制御パスの論理遅延を最小限にすることによって、ポストアンブルウィンドウ内のストローブ信号をゲート制御するための時間の量を増加させることによって、タイミングマージンを増加させる。

    Semiconductor memory device
    133.
    发明专利
    Semiconductor memory device 有权
    半导体存储器件

    公开(公告)号：JP2007294061A

    公开(公告)日：2007-11-08

    申请号：JP2006123572

    申请日：2006-04-27

    Applicant: Oki Electric Ind Co Ltd ,  Oki Micro Design Co Ltd ,  株式会社 沖マイクロデザイン ,  沖電気工業株式会社

    Inventor： NAKAMURA MUNENORI

    IPC: G11C16/02 ,  G11C16/06

    CPC classification number: G11C7/1036 ,  G11C7/1051 ,  G11C7/106 ,  G11C2207/107

    Abstract: PROBLEM TO BE SOLVED: To reduce power consumption in a semiconductor memory device having a series interface. SOLUTION: After data read out from a memory cell matrix 14 in parallel are held in a data latch 17, they are selected successively by an output selector 18 according to timing signals SL0 to SL15 given from a controller 20 and output in series from an output buffer 19 as output data DO. In an activation control part 23, output of an operation control signal A for a gate potential generating part 21, a drain potential generating part 22, and a sense amplifier 16 is stopped after the timing signal SL0 ends until the timing signal SL10 ends. Thereby, in this period, needless operation of the gate potential generating part 21, the drain potential generating part 22, and the sense amplifier 16 is stopped and power consumption can be reduced. COPYRIGHT: (C)2008,JPO&INPIT

    Abstract translation: 解决的问题：为了降低具有串联接口的半导体存储器件的功耗。 解决方案：从存储单元矩阵14并行读出的数据被保存在数据锁存器17中之后，根据从控制器20给出的定时信号SL0至SL15，由输出选择器18依次选择并串联输出 从输出缓冲器19输出数据DO。 在激活控制部分23中，在定时信号SL0结束直到定时信号SL10结束之后，停止用于栅极电位产生部分21，漏极电位产生部分22和读出放大器16的操作控制信号A的输出。 由此，在该期间，停止栅极电位产生部21，漏极电位生成部22，读出放大器16的不必要的动作，能够降低功耗。 版权所有（C）2008，JPO＆INPIT

    Serial data input system
    134.
    发明专利
    Serial data input system 有权
    串行数据输入系统

    公开(公告)号：JP2007104469A

    公开(公告)日：2007-04-19

    申请号：JP2005293478

    申请日：2005-10-06

    Applicant: Sanyo Electric Co Ltd ,  三洋電機株式会社

    Inventor： TOKUNAGA TETSUYA ,  ARAI HIROYUKI ,  KIMURA TAKESHI

    IPC: H04L7/00

    CPC classification number: G11C7/02 ,  G11C7/1036 ,  G11C7/1078 ,  G11C7/1087

    Abstract: PROBLEM TO BE SOLVED: To suppress the increase of current consumption and the increase of power supply noise and to facilitate a clock skew prevention countermeasure. SOLUTION: A serial data input system comprises a shift register 31 for shifting serially transferred display data synchronously with a clock SCL; a data input clock counter 40 which counts the number of clocks SCL and outputs corresponding clock count signals BIT8, BIT16, BIT24 when the count value becomes 8, 16 and 24; and registers 32A, 32B, 32C for simultaneously storing in parallel data held by the shift register 31 in response to the clock count signals BIT8, BIT16, BIT24. COPYRIGHT: (C)2007,JPO&INPIT

    Abstract translation: 要解决的问题：抑制电流消耗的增加和电源噪声的增加，并且有利于时钟偏移预​​防对策。 解决方案：串行数据输入系统包括用于与时钟SCL同步地移位串行传送的显示数据的移位寄存器31; 数据输入时钟计数器40，当计数值变为8,16和24时，对时钟数SCL进行计数，并输出相应的时钟计数信号BIT8，BIT16，BIT24; 以及寄存器32A，32B，32C，用于响应于时钟计数信号BIT8，BIT16，BIT24同时存储由移位寄存器31保持的并行数据。 版权所有（C）2007，JPO＆INPIT

    KR20210027973A - Storage device and operating method thereof
    138.
    发明专利
    KR20210027973A - Storage device and operating method thereof 审中-公开

    公开(公告)号：KR20210027973A

    公开(公告)日：2021-03-11

    申请号：KR1020190109109A

    申请日：2019-09-03

    Applicant: 에스케이하이닉스 주식회사

    Inventor： 최원재 ,  최재원

    IPC: G11C16/26 ,  G06F11/10 ,  G11C16/04 ,  G11C16/30 ,  G11C29/52

    CPC classification number: G11C16/32 ,  G11C16/26 ,  G06F11/1048 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/12 ,  G11C16/24 ,  G11C16/30 ,  G11C29/028 ,  G11C29/42 ,  G11C29/44 ,  G11C29/50004 ,  G11C29/52 ,  G11C7/1036 ,  G11C2029/0409 ,  G11C29/021

    Abstract: 본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 리드 성능을 갖는 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 리드 동작부, 시프트 레벨 판단부 및 리드 동작 제어부를 포함한다. 리드 동작부는 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택된 워드라인에 리드 전압을 인가하고, 선택된 메모리 셀들에 저장된 데이터를 센싱하기 위한 이벨류에이션 신호에 응답하여 선택된 메모리 셀들을 리드한다. 시프트 레벨 판단부는 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값인 시프트 값을 연산하고, 시프트 값을 기초로 선택된 메모리 셀들이 갖는 문턱 전압 분포의 시프트 레벨을 결정한다. 소프트 리드 테이블 저장부는 복수의 시프트 레벨들에 각각 대응되는 소프트 리드 설정 파라미터들을 저장한다. 시프트 레벨 및 소프트 리드 설정 파라미터들을 기초로 복수의 소프트 리드 전압들을 결정하고, 선택된 메모리 셀들을 결정된 복수의 소프트 리드 전압들로 리드하는 소프트 리드 동작을 수행하도록 리드 동작부를 이벨류에이션 신호를 이용하여 제어한다.

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