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公开(公告)号：KR100365925B1
公开(公告)日：2002-12-31
申请号：KR1020000078573
申请日：2000-12-19
Applicant: 삼성전자주식회사
Inventor： 김형준
IPC: G06F13/00
Abstract: 본 발명은, 휴대용 컴퓨터 및 휴대용 컴퓨터의 마스터 디바이스 및 슬래이브 디바이스 자동설정방법에 관한 것이다. 본 발명에 따른 휴대용 컴퓨터는, 컴퓨터 본체와, 상기 컴퓨터 본체에 마련되는 메인보드를 갖는 휴대용 컴퓨터에 있어서, IDE표준 인터페이스 방식의 디바이스의 장착을 위해 상기 메인보드와 연결되는 주장착부 및 부장착부와; 접속여부를 출력하며 상기 주장착부 및 상기 부장착부와 결합되는 연결부를 포함하는 디바이스와; 상기 주장착부에 장착된 디바이스를 마스터 디바이스로 인식하고, 상기 부장착부에 장착되는 디바이스를 슬래이브 디바이스로 인식하며, 상기 주장착부에 디바이스가 장착되지 아니하고, 상기 부장착부에만 디바이스가 장착된 경우, 상기 부장착부의 디바이스를 마스터 디바이스로 인식되도록 제어하는 제어부를 포함하는 것을 특징으로 한다. 이에 의해, 옵션 디바이스를 마스터 디바이스와 슬래이브 디바이스 구애 없이 모두 사용할 수 있는 휴대용 컴퓨터가 제공된다.
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公开(公告)号：KR1020020003013A
公开(公告)日：2002-01-10
申请号：KR1020000037397
申请日：2000-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76897 , H01L21/76801
Abstract: PURPOSE: A method for forming a conductive contact of a semiconductor device is provided to form an interlayer dielectric having an opening by using a difference between etch ratios. CONSTITUTION: A conductive pattern and a multitude of conductive line are formed on a semiconductor substrate(100). A dummy insulating layer is formed to bury a gap between the conductive lines. A dummy insulating layer pattern having a dummy opening is formed by patterning selectively the dummy insulating layer. An interlayer dielectric pattern(700) is formed to fill the dummy opening. The exposed dummy insulating layer pattern is selectively removed by using the interlayer insulating layer pattern(700). A contact opening(750) is formed by removing the dummy insulating layer pattern. A conductive layer is formed by filling the contact opening(750). The conductive layer is divided by etching the conductive layer and the interlayer dielectric pattern(700).
Abstract translation: 目的：提供一种用于形成半导体器件的导电接触的方法，以通过使用蚀刻比之间的差异形成具有开口的层间电介质。 构成：在半导体衬底（100）上形成导电图案和多根导电线。 形成虚设绝缘层以在导线之间埋设间隙。 通过虚拟图案选择性地形成具有虚拟开口的虚拟绝缘层图案。 形成层间电介质图案（700）以填充虚拟开口。 通过使用层间绝缘层图案（700）选择性地去除曝光的虚设绝缘层图案。 通过去除虚拟绝缘层图案形成接触开口（750）。 通过填充接触开口（750）形成导电层。 通过蚀刻导电层和层间电介质图案（700）来分割导电层。
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Patent Agency Ranking
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公开(公告)号：KR1020010091671A
公开(公告)日：2001-10-23
申请号：KR1020000013609
申请日：2000-03-17
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: PURPOSE: A method for forming a trench isolation layer using a liquefied deposition oxide layer is provided to prevent a void of an inside of a trench isolation layer by using a liquefied deposition oxide layer. CONSTITUTION: A pad oxide layer and a mask layer are formed on a semiconductor substrate(100) in order to define an active region and an inactive region. A mask layer pattern(104') and a pad oxide layer pattern(102') are formed by etching the mask layer and the pad oxide layer. A trench is formed by etching a part of the semiconductor substrate(100). A stress buffer layer(106) is formed on a bottom face of an inner wall of the trench by using a thermal oxidation method. A spacer layer is deposited on the semiconductor substrate(100) including the stress buffer layer(106). A nitride spacer(110') is formed on the mask layer pattern(104'), the pad oxide layer pattern(102'), and the inner wall of the trench by etching the spacer layer. A trench isolation layer(112) is formed on the semiconductor substrate(100) including the nitride spacer(110') by using a liquefied deposition method.
Abstract translation: 目的：提供一种使用液化沉积氧化物层形成沟槽隔离层的方法，以通过使用液化淀积氧化物层来防止沟槽隔离层内部的空隙。 构成：为了限定有源区和非活性区，在半导体衬底（100）上形成衬垫氧化物层和掩模层。 通过蚀刻掩模层和焊盘氧化物层来形成掩模层图案（104'）和焊盘氧化物层图案（102'）。 通过蚀刻半导体衬底（100）的一部分来形成沟槽。 通过使用热氧化法在沟槽的内壁的底面上形成应力缓冲层（106）。 间隔层沉积在包括应力缓冲层（106）的半导体衬底（100）上。 通过蚀刻间隔层，在掩模层图案（104'），焊盘氧化物层图案（102'）和沟槽的内壁上形成氮化物间隔物（110'）。 通过使用液化沉积法在包括氮化物间隔物（110'）的半导体衬底（100）上形成沟槽隔离层（112）。
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