公开(公告)号：KR100549869B1

公开(公告)日：2006-02-06

申请号：KR1020040083040

申请日：2004-10-18

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: G11C7/10

Abstract: 본 발명은 의사 차동출력버퍼를 개시한다. 본 발명의 출력버퍼는 하나의 출력단자와, 출력단자에 드레인이 연결되고 게이트에 제1입력신호가 인가되는 제1 입력 트랜지스터와, 제1노드에 드레인이 연결되고 게이트에 제2입력신호가 인가되는 제2입력 트랜지스터를 포함한 소스 결합 입력 트랜지스터 쌍과, 출력단자와 제1전원전압 사이에 연결된 제1출력부하와, 제1노드와 상기 제1전원전압 사이에 연결되고, 상기 제1출력부하의 임피던스 값에 대해 1/2의 임피던스 값을 가진 제2출력부하와, 소스결합 입력 트랜지스터 쌍의 공통 소스와 제2전원전압 사이에 연결된 정전류원을 포함한다. 따라서, 하나의 출력단자를 통하여 차동출력신호를 출력할 수 있다.

Abstract translation: 本发明公开了一种伪差分输出缓冲器。 被施加被连接到其漏极连接到单个输出端，输出端和连接到所述第一输入晶体管的漏极的第一输入信号，本发明的输出缓冲器被施加，所述第一节点到所述栅极，和所述第二输入信号到栅极 第一输出负载耦合在输出端和第一电源电压之间;以及第二输出负载，耦合在第一节点和第一电源电压之间， 第二输出负载具有相对于阻抗值的1/2的阻抗值，以及连接在源极耦合的输入晶体管对的公共源极和第二电源电压之间的恒定电流源。 因此，差分输出信号可以通过一个输出端输出。

公开(公告)号：KR100532433B1

公开(公告)日：2005-11-30

申请号：KR1020030028876

申请日：2003-05-07

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: G11C7/10

CPC classification number: G11C7/1057 ,  G11C7/1051 ,  G11C7/1078 ,  G11C7/1084 ,  G11C11/4093 ,  G11C2207/005 ,  G11C2207/105

Abstract: 하나의 동시 양방향 패드에 접속된 서로 분리된 데이터 출력라인과 데이터 입력라인을 구비하고, 상기 데이터 출력라인을 통하여 제1메모리 뱅크로부터 독출 데이터를 독출하는 동시에 상기 데이터 입력라인을 통하여 제2메모리 뱅크로 데이터를 기입하는 장치가 개시된다. 상기 반도체 장치는 출력버퍼 및 입력버퍼를 구비하는 양방향 입출력 패드; 상기 출력버퍼에 접속되는 데이터 출력라인; 상기 입력버퍼에 접속되는 데이터 입력라인; 비트 라인 쌍; 제1포트들 및 제2포트들을 구비하고, 상기 제1포트들은 상기 비트 라인쌍에 접속되는 비트라인 감지 증폭기; 제1컬럼 선택신호에 응답하여 상기 제2포트들의 어느 하나와 상기 데이터 출력라인을 접속하는 제1스위칭 회로; 및 제2컬럼 선택신호에 응답하여 상기 제2포트들의 다른 하나와 상기 데이터 입력라인을 접속하는 제2스위칭 회로를 구비한다.

公开(公告)号：KR1020050030779A

公开(公告)日：2005-03-31

申请号：KR1020030066937

申请日：2003-09-26

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H03K19/0175

CPC classification number: H03K19/018521 ,  H03K19/017 ,  H04L25/0264

Abstract: An apparatus for inputting and outputting at the device is provided to reduce the number of channel required to the signal transmission and reception by using the full differential method when the device is operated at the normal mode and by using the pseudo differential method when the device is operated at the test mode. An apparatus for inputting and outputting at the device includes an input unit(301) and an output unit. The input unit(301) generates the non-inverted input data and the inverted input data by receiving the non-inverted data and the inverted data from each channel pair during the normal mode, wherein the first channel receives the non-inverted data and the second channel receives the inverted data. The input unit(301) generates the non-inverted input data and the inverted input data by receiving the non-inverted data and the reference voltage from each channel pair during the test mode. The output unit transmits the non-inverted output data to the first channel and transmits the inverted output data to the second channel during the normal mode. During the test mode, the output unit transmits the non-inverted data to the first channel and does not transmit the non-inverted data to the second channel.

Abstract translation: 提供一种用于在设备处输入和输出的装置，用于当设备在正常模式下操作时通过使用全差分方法来减少信号发送和接收所需的信道数量，并且当设备为 在测试模式下运行。 一种用于在设备处输入和输出的装置包括输入单元（301）和输出单元。 输入单元（301）在正常模式期间通过从每个通道对接收非反相数据和反相数据来产生非反相输入数据和反相输入数据，其中第一通道接收非反转数据， 第二通道接收反相数据。 输入单元（301）通过在测试模式期间从每个通道对接收非反相数据和参考电压来产生非反相输入数据和反相输入数据。 输出单元将非反相输出数据发送到第一通道，并且在正常模式期间将反相输出数据发送到第二通道。 在测试模式期间，输出单元将非反相数据发送到第一通道，并且不将非反相数据发送到第二通道。

公开(公告)号：KR1020040085662A

公开(公告)日：2004-10-08

申请号：KR1020030020443

申请日：2003-04-01

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: G11C7/00

CPC classification number: G11C7/1057 ,  G05B21/02 ,  G11C7/1051 ,  G11C11/4093

Abstract: PURPOSE: A control system capable of performing an accurate analog control operation and a control method thereof are provided to control a half of the variation of an analog value corresponding to the least bit of a digital signal. CONSTITUTION: A counting unit(310) measures the number of clocks inputted while a measurement signal is enabled in response to the first control signal, and it outputs the number of measured clocks as the first counting value of n bits or the second counting value of n bits when the measurement signal is disabled. A digital control unit(320) compares the first counting value with the second counting value and performs an arithmetic operation according to the comparison result and then outputs the result of the arithmetic operation as the third counting value of n bits. And an analog control unit(340) controls an analog value in response to the third counting value, and receives the second control signal of 1 bit which controls a half of the minimum analog value varying in response to the minimum variation of the third counting value.

Abstract translation: 目的：提供能够执行精确的模拟控制操作的控制系统及其控制方法，以控制与数字信号的最小位对应的模拟值的变化的一半。 构成：计数单元（310）响应于第一控制信号测量测量信号被使能时输入的时钟数，并且输出测量时钟的数量作为n位的第一计数值或第二计数值 禁止测量信号时n位。 数字控制单元（320）将第一计数值与第二计数值进行比较，并根据比较结果执行算术运算，然后输出运算结果作为n位的第三计数值。 并且模拟控制单元（340）响应于第三计数值控制模拟值，并且接收控制要响应于第三计数值的最小变化而变化的最小模拟值的一半的1位的第二控制信号 。

公开(公告)号：KR1020040049173A

公开(公告)日：2004-06-11

申请号：KR1020020077033

申请日：2002-12-05

Applicant: 삼성전자주식회사

Inventor： 서희영 ,  최정환

IPC: G11C7/10

CPC classification number: G01R31/31715

Abstract: PURPOSE: An SBD(Simultaneous Bi-Directional) buffer having a self test circuit with an input signal generating function and a self test method of the SBD buffer are provided to improve the performance test accuracy of the SBD buffer by generating an input signal on performing a self test. CONSTITUTION: An output driver(120) receives an output data and outputs it to an input/output node. An input receiver(140) receives input data and output data which are combined from the input/output node, and compares the signal with a predetermined reference voltage to output it. A first multiplexer(130) outputs the predetermined voltage in response to a reference voltage selecting signal. An input signal generating circuit(110) generates an input signal for a test in a test mode to output it as the input data.

Abstract translation: 目的：提供具有SBD缓冲器的输入信号产生功能和自检方法的自检电路的SBD（同时双向）缓冲器，以通过在执行时产生输入信号来提高SBD缓冲器的性能测试精度 自我测试 构成：输出驱动器（120）接收输出数据并将其输出到输入/输出节点。 输入接收器（140）接收从输入/输出节点组合的输入数据和输出数据，并将该信号与预定参考电压进行比较以输出。 第一多路复用器（130）响应于参考电压选择信号输出预定电压。 输入信号生成电路（110）在测试模式下产生用于测试的输入信号，以输出信号作为输入数据。

公开(公告)号：KR100355237B1

公开(公告)日：2002-10-11

申请号：KR1020000060705

申请日：2000-10-16

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H01R33/76

Abstract: 사용면적을 적게 차지하면서 복수 개의 메모리모듈들을 쉽게 확장하게 해주는 메모리모듈 확장용 소켓들 및 상기 소켓들을 이용하는 메모리시스템이 개시된다. 상기 메모리시스템은, 메모리모듈 확장용 소켓들 즉 연결소켓 및 종단소켓을 구비한다. 상기 연결소켓은, 소켓의 몸체이며 복수 개의 상기 메모리모듈을 장착할 수 있는 소켓핀고정장치와 상기 소켓핀고정장치를 관통하여 내부적으로, 연결되는 복수 개의 소켓핀들을 구비하여, 장착된 상기 메모리모듈을 전기적으로 연결시킨다. 상기 종단소켓은, 적어도 하나 이상의 상기 메모리모듈을 장착할 수 있는 소켓핀고정장치와 상기 소켓핀고정장치를 관통하여, 장착된 상기 메모리모듈의 한 면의 탭을 다른 한 면의 탭과 각각 자가(self) 연결시킨다. 상기 연결소켓들 및 상기 종단소켓을 이용하는 메모리시스템은, 상기 복수 개의 연결소켓들 및 상기 복수 개의 종단소켓들을 서로 조합하거나 상기와 같이 조합된 것을 인쇄회로기판에서 반복 사용하여 복수 개의 메모리모듈들을 쉽게 확장시킬 수 있다.

公开(公告)号：KR1020020061876A

公开(公告)日：2002-07-25

申请号：KR1020010002956

申请日：2001-01-18

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: G11C5/02

Abstract: PURPOSE: A memory module is provided, which adjusts the characteristics of a memory chip and the memory module from the external. CONSTITUTION: The memory module(200) comprises a module substrate, and a number of memory chips(201,202,203) which are arranged on the module substrate and whose characteristics are controlled by selection signals(S1,S2,S3,...,SN), and a switch generating the selection signals by embedding a number of connection units(210). The connection units are dip switches or jumpers, and the dip switches or the jumpers are connected to a power supply port and a ground port of the memory module selectively.

Abstract translation: 目的：提供一个内存模块，可从外部调整内存芯片和内存模块的特性。 构成：存储模块（200）包括模块基板和多个存储芯片（201,202,203），其布置在模块基板上，其特性由选择信号（S1，S2，S3，...，SN）控制， 以及通过嵌入多个连接单元（210）来产生选择信号的开关。 连接单元是DIP开关或跳线，并且DIP开关或跳线选择性地连接到存储器模块的电源端口和接地端口。

公开(公告)号：KR1020010112791A

公开(公告)日：2001-12-22

申请号：KR1020000033029

申请日：2000-06-15

Applicant: 삼성전자주식회사

Inventor： 허낙원 ,  최정환

IPC: H01L23/32

Abstract: The invention relates to a fungicidal mixture containing a synergistically active quantity of a 1) a phenyl-benzyl ether derivative of formula (I.a), (I.b) or (I.c) or Ic, and/or a 2) a carbamate of formula (I.d), in which X is CH and N, n is 0, 1 or 2 and R is a halogen, C 1 -C 4 alkyl and C 1 -C 4 halogen alkane, whereby the R radicals can be different if n equals 2, and one of its salts or adducts, as well as b) a dinitrophenol derivative of formula (II.a) or (II.b), in which n is 0, 1 or 2.

Abstract translation: 本发明涉及含有协同活性量的1）式（Ia），（Ib）或（Ic）或Ic的苯基 - 苄基醚衍生物和/或2）式（Id）的氨基甲酸酯的杀真菌混合物 ），其中X是CH和N，n是0,1或2，R是卤素，C 1 -C 4烷基和C 1 -C 4卤素烷烃，其中如果n等于2，则R基团可以不同， 和其一种盐或加合物，以及b）式（II.a）或（II.b）的二硝基酚衍生物，其中n为0,1或2。

公开(公告)号：KR1020000075275A

公开(公告)日：2000-12-15

申请号：KR1019990019781

申请日：1999-05-31

Applicant: 삼성전자주식회사

Inventor： 최정환

IPC: H01L23/28

Abstract: PURPOSE: A ball grid array tape having a capability to control parasitic capacitance is provided to control parasitic capacitance between respective pins of a semiconductor package in a package level without wasting lots of money. CONSTITUTION: A ball grid array tape having a capability to control parasitic capacitance comprises a plurality of pads(25), a plurality of metal patterns(24), a plurality of solder balls(22), a plurality first dummy patterns(26) and a plurality of second dummy patterns(28). The pluralities of pads are established in the center of the ball grid array tape. The pluralities of metal patterns connect the plurality of pads with the outside of the semiconductor chip. The plurality of solder balls connect the plurality of metal patterns with the plurality of pads instead of a lead, established in an upper part of the ball grid array tape. The plurality of first dummy patterns are additionally generated in a region except the plurality of metal patterns, having one side connected to the metal patterns and the other side not connected to the metal patterns. The pluralities of second dummy patterns are additionally generated in a region except the plurality of metal patterns, having one side and the other side not connected to the metal patterns.

Abstract translation: 目的：提供一种具有控制寄生电容能力的球栅阵列带，以便在封装水平上控制半导体封装的相应引脚之间的寄生电容，而不浪费大量资金。 构成：具有控制寄生电容的能力的球栅阵列带包括多个焊盘（25），多个金属图案（24），多个焊球（22），多个第一虚拟图案（26）和 多个第二虚拟图案（28）。 多个焊盘建立在球栅阵列带的中心。 多个金属图案将多个焊盘与半导体芯片的外部连接。 多个焊球将多个金属图案与多个焊盘代替引线连接，该引线位于球栅阵列带的上部。 除了多个金属图案之外的区域中附加地生成多个第一虚设图案，其中一个侧面连接到金属图案，另一侧连接到金属图案。 除了多个金属图案之外的区域中另外生成多个第二虚设图案，其中一个侧面并且另一侧未连接到金属图案。

公开(公告)号：KR102263161B1

公开(公告)日：2021-06-10

申请号：KR1020200104809

申请日：2020-08-20

Applicant: 삼성전자주식회사

Inventor： 김영진 ,  김성희 ,  이승운 ,  김강태 ,  김태수 ,  최정환

IPC: G06F3/14 ,  G06F3/01 ,  G06F3/0481 ,  G06F3/0482 ,  G06F3/0488