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公开(公告)号：KR1020060062004A
公开(公告)日：2006-06-09
申请号：KR1020040100658
申请日：2004-12-02
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: H04L49/351 , H04L49/40 , H04L69/18
Abstract: Provided is an Ethernet port apparatus supporting multiple physical media, a physical medium managing method, and a switching system using the same. The Ethernet port apparatus of the present research can use and manage multiple transmission media by freely selecting and exchanging the transmission media in a system using an Ethernet port. The Ethernet port apparatus supporting multiple physical media, which includes: a main board unit for supporting hot swap and power supply; a detachable physical medium-based sub-board unit for generating a control signal, transmitting the control signal to the main board means, performing a transceiving function suitable for the desired physical medium; and a physical medium support fixing unit for transmitting variable power, a power control signal, a physical medium control signal, a physical medium state information, and physical medium-dependent bitstream between the main board unit and the sub-board unit.
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公开(公告)号：KR100561636B1
公开(公告)日：2006-03-15
申请号：KR1020040095900
申请日：2004-11-22
Applicant: 한국전자통신연구원
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 이더넷 패킷 스위치 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 이중화된 상대방 스위치 장치의 상태신호 및 보드간 동기를 위한 클럭신호를 하드웨어적으로 처리하여 기가비트 이더넷과 같은 고속의 스위치 절체가 요구되는 시스템에서 최소한의 손실로 스위치 절체가 가능한 이더넷 패킷 스위치 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 이중화된 외부 메인 프로세서 보드와 프로세서간 통신을 지원하며, 상태 관리부와 프로세서/스위치 인터페이스 정합부 및 이중화 제어부와 외부 버스 인터페이스(EBI)로 연결되어 패킷 스위칭부의 패킷 스위칭을 위한 기능을 지원하기 위한 로컬 프로세서부; 외부의 이중화된 상대방 스위치 장치와 상태신호를 주고받으며 각종 상태신호를 지속적으로 검사하여 그 결과를 상기 로컬 프로세서부로 전달하기 위한 상기 상태 관리부; 상기 프로세서/스위치 인터페이스 정합부로 프로세서 클럭과 상기 로컬 프로세서부로부터 전달받은 어드레스를 디코딩한 레지스터 선택신호를 제공하며, 프로세서의 상태를 감시하고, 초기화 및 장치 상태 정보의 표시 동작을 제어하며, 상기 상대방 스위치 장치와 현재 활성화로 동작하는 장치의 정보를 교환하고, 외부의 이더넷 라인 인터페이스 보드로 현재 활성화로 동 작하는 장치의 정보를 제공하기 위한 상기 이중화 제어부; 상기 로컬 프로세서부로부터 데이터를 전달받아 상기 패킷 스위칭부의 초기화 및 레지스터 액세스 기능을 제공하기 위한 상기 프로세서/스위치 인터페이스 정합부; 상기 상대방 스위치 장치와 동기용 기준클럭을 주고받아 상호간에 주파수를 동기시키고, 상기 프로세서/스위치 인터페이스 정합부와 상기 패킷 스위칭부로 기준클럭을 제공하고, 상기 이더넷 라인 인터페이스 보드로 동기용 클럭을 제공하기 위한 클럭 제어부; 및 상기 이더넷 라인 인터페이스 보드로부터의 패킷을 공유메모리에 저장하고, 해당 출력큐의 우선순위에 따라 패킷을 분류하여 해당 번지에 저장한 후, 스케쥴링 알고리즘에 따라 해당 순서의 출력 패킷을 선택하고 선택되어진 출력큐에서 제공하는 해당 어드레스 영역에서 목적지 포트로 저장된 패킷을 전송하기 위한 상기 패킷 스위칭부를 포함한다.
4. 발명의 중요한 용도
본 발명은 10기가비트 이더넷 패킷 스위치 및 라우터 시스템 등에 이용됨.
10기가비트 이더넷, 이더넷 패킷 스위치, 패킷 스위칭, 이중화, 라인 인터페이스 보드Abstract translation: 1.权利要求书中描述的发明所属的技术领域
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公开(公告)号：KR1020050061258A
公开(公告)日：2005-06-22
申请号：KR1020040026638
申请日：2004-04-19
Applicant: 한국전자통신연구원
IPC: H04L7/02
CPC classification number: H04L7/027
Abstract: 본 발명에 의한 통신망으로부터 적어도 하나 이상의 기준신호를 수신하여 그 중 하나를 선택한 후 분주하여 망동기용 기준신호를 출력하는 망동기용 기준신호발생부; 상기 망동기용 기준신호와 제1클럭펄스를 입력받아, 상기 망동기용 기준신호에 상기 제1클럭펄스를 동기시키기 위한 제1제어용전압을 출력하는 망동기제어부; 상기 제1제어용전압에 따라 위상 및 주파수가 변경되는 상기 제1클럭펄스를 출력하는 OVCXO; 상기 제1클럭신호를 입력받은 후 분주하여 시스템클럭을 동기시키기 위한 시스템 동기용 기준신호를 출력하는 시스템동기용 기준신호발생부; 상기 시스템 동기용 기준신호와 시스템클럭을 입력받아, 상기 시스템 동기용 기준신호에 상기 시스템클럭을 동기시키기 위한 제2제어용전압을 출력하는 시스템동기 제어부; 상기 제2제어용전압에 따라 위상 및 주파수가 변경되는 제2클럭펄스를 출력하는 VCO; 및 상기 제2클럭펄스를 입력받은 후 분주하여 상기 시스템클럭을 출력하는 시스템클럭발생부;를 포함하는 것을 특징으로 하며, 시스템 고유 주파수 특성을 갖는 OVCXO를 사용하지 않고, 상용 OVCXO를 사용하여 망 동기가 필요한 모든 시스템에 공통으로 적용할 수 있다.
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公开(公告)号：KR1020040050755A
公开(公告)日：2004-06-17
申请号：KR1020020077925
申请日：2002-12-09
Applicant: 한국전자통신연구원
IPC: H04Q1/30
Abstract: PURPOSE: A gigabit Ethernet line interface board is provided to use line processors for driving plural physical interface portions and plural network processors, and to mount up to 4 network processors on one board, thereby supporting 16-port gigabit Ethernet to the maximum. CONSTITUTION: A physical interface portion(1) converts an optical signal into an electric signal, demultiplexes the electric signal, outputs a signal consisting of two clocks and a 10-bit symbol stream, receives a signal consisting of an inputted clock and a 10-bit symbol stream to multiplex the signal, converts the signal into an optical signal, and transmits the optical signal. A network processor portion(2) receives a signal consisting of two restored clocks and a 10-bit symbol stream, extracts a gigabit Ethernet frame by decoding the stream, reconfigures the signal to output the reconfigured signal to a switch fabric board(5), encapsulates a switch interface signal to encode the signal, and outputs the 10-bit symbol stream and the clock to the physical interface portion(1). A line processor portion(3) exchanges control and state information, initializes a board address to perform a self board test, initializes a dispatcher port setup table to enable hardware and a timer interrupt, and controls/manages other board elements. A board controller and manager(4) controls the initialization of the various board elements , controls the state information displaying of the interface portion(1) and the processor portion(2), collects various state information and alarm signals, and controls/manages states of the various board elements.
Abstract translation: 目的：提供千兆以太网线路接口板，用于驱动多个物理接口部分和多个网络处理器的线路处理器，并在一个板上安装多达4个网络处理器，从而最大限度地支持16端口千兆以太网。 构成：物理接口部分（1）将光信号转换为电信号，解复用电信号，输出由两个时钟和10位符号流组成的信号，接收由输入时钟和10- 将符号流复用，将信号转换为光信号，并发送光信号。 网络处理器部分（2）接收由两个恢复的时钟和10比特符号流组成的信号，通过对流进行解码来提取吉比特以太网帧，重新配置信号以将重新配置的信号输出到交换矩阵板（5） 封装开关接口信号以对信号进行编码，并将10位符号流和时钟输出到物理接口部分（1）。 线路处理器部分（3）交换控制和状态信息，初始化板地址以执行自身板测试，初始化调度器端口设置表以启用硬件和定时器中断，并且控制/管理其他板单元。 板控制器和管理器（4）控制各个板单元的初始化，控制接口部分（1）和处理器部分（2）的状态信息显示，收集各种状态信息和报警信号，并控制/管理状态 的各种板块元素。
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公开(公告)号：KR1020040046519A
公开(公告)日：2004-06-05
申请号：KR1020020074463
申请日：2002-11-27
Applicant: 한국전자통신연구원
IPC: G06F13/00
CPC classification number: G06F13/387
Abstract: PURPOSE: A device and a method for managing a register of an Ethernet MMD(MDIO Manageable Device) using an external bus interface are provided to manage the register of the MMD on an Ethernet system over a Gbps(Gigabits per second) rate by using the external bus interface of a processor of a control station. CONSTITUTION: A CPU has an external bus interface connection function. An interface converter communicates with the MMD by connecting the CPU with an external bus interface and converting the external bus interface into an MDIO(Management Data Input/Output) interface. The interface converter includes the first to the third managing part(601-603). The first managing part generates/outputs the signals needed for the MDIO frame conversion at the external bus interface, and forms a route for the second managing part in case that the CPU directly accesses the register of an external device. The second managing part stores the register information of the external device directly accessed from the CPU when the CPU processes the register information. The third managing part reads/writes the register of the MMD by generating an MDIO frame after receiving the signals.
Abstract translation: 目的：提供使用外部总线接口管理以太网MMD（MDIO可管理设备）寄存器的设备和方法，以通过Gbps（千兆位/秒）速率在以太网系统上管理MMD的寄存器，方法是使用 控制站处理器的外部总线接口。 构成：CPU具有外部总线接口连接功能。 接口转换器通过将CPU与外部总线接口连接并将外部总线接口转换为MDIO（管理数据输入/输出）接口与MMD通信。 接口转换器包括第一到第三管理部分（601-603）。 第一管理部件在外部总线接口处生成/输出MDIO帧转换所需的信号，并且在CPU直接访问外部设备的寄存器的情况下，形成用于第二管理部件的路由。 当CPU处理寄存器信息时，第二管理部分存储从CPU直接访问的外部设备的寄存器信息。 第三管理部件在接收到信号后通过生成MDIO帧来读/写MMD的寄存器。
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Patent Agency Ranking
公开(公告)号：KR100221496B1
公开(公告)日：1999-09-15
申请号：KR1019960044804
申请日：1996-10-09
IPC: H03L7/00
Abstract: 본 발명은 위상고정루프(Phase Locked Loop, PLL) 동기회로의 입력클럭에 대한 출력클럭의 동기상태 및 위상고정루프 동기회로의 출력 클럭펄스의 파형을 감시할 수 있도록 하기 위한 것으로서, 위상고정루프 동기회로의 입력클럭과 출력클럭을 입력하여 입력클럭에 대한 출력클럭의 위상관계를 신호레벨로 감지하여 출력하는 위상 검출기와, 상기 위상 검출기가 출력하는 위상관계를 나타내는 신호를 입력하여 신호레벨에 변동이 발생할 경우 변동횟수를 계수하고 계수한 값과 기준 설정값을 비교하여 위상변동 검출신호를 출력하며 계수한 값이 기준 설정값과 같게 되면 하기의 신호유지 및 리셋기로부터 리섹신호를 입력하여 계수기 출력값을 초기상태로 리셋하는 계수 및 비교기와, 상기 계수 및 비교기가 출력하는 위상변동 검출신호를 입력하여 신호� � 일정 시간동안 유지시켜 출력하며, 계수기가 계수한 값이 기준 설정값과 같게 되는 경우에는 리셋신호를 발생시켜 상기 계수 및 비교기 내의 계수기를 리셋하는 신호유지 및 리셋기와, 위상고정루프 동기회로의 입력클럭을 입력하여 장애를 감시하고 출력하는 입력클럭 감시기 및 상기 신호유지 및 리셋기의 출력과 상기 입력클럭 감시기의 출력을 각각 입력한 후 이를 논리연산하여 위상고정루프 동기회로의 동기상태 신호를 발생시키는 동기 상태신호 발생기로 구성된 것을 특징으로 하고 있다.
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公开(公告)号：KR100123067B1
公开(公告)日：1997-11-21
申请号：KR1019940034516
申请日：1994-12-15
IPC: G06F1/04
Abstract: a clock distributor(1) distributing self-oscillation clock from the external; a synchronization clock generator(2) generating a synchronization clock by receiving the oscillation clock from the external; a synchronization reference signal generator(3) generating a synchronization reference signal having a period corresponding to one period of the synchronization clock inputted from the synchronization clock generator(2); an ascending counter(4) counting by ascending the number of the self oscillation clock of the clock distributor(1); a latch clock generator(5) generating a latch clock by receiving the synchronization reference signal from the synchronization reference signal generator(3); a latch means(6) latching the number of the self oscillation clock continuously; a frequency comparator(7) comparing the number of the self oscillation clock counted for one period of the synchronization reference signal inputted from the latch means(6) with the theoretical number of the self oscillation clock; a frequency adjusting signal generator(8); and an ascending and descending counter(9) outputting the frequency adjusted value.
Abstract translation: 时钟分配器（1）从外部分配自振荡时钟; 同步时钟发生器（2），通过从外部接收振荡时钟产生同步时钟; 同步参考信号发生器（3）产生具有对应于从同步时钟发生器（2）输入的同步时钟的一个周期的周期的同步参考信号; 上升计数器（4）通过上升时钟分配器（1）的自振荡时钟的数量进行计数; 锁存时钟发生器（5），通过从同步参考信号发生器（3）接收同步参考信号来产生锁存时钟; 锁定装置（6），连续地锁存自振荡时钟数; 比较从锁存装置（6）输入的同步参考信号的一个周期计数的自振荡时钟数与自振荡时钟的理论数的频率比较器（7） 频率调整信号发生器（8）; 以及输出频率调整值的升降计数器（9）。
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公开(公告)号：KR1019970055383A
公开(公告)日：1997-07-31
申请号：KR1019950050093
申请日：1995-12-14
IPC: H03K3/353
Abstract: 본 발명은 D플립플롭의 데이타 이동성을 이용한 디지틀 클럭 감시회로에 관한 것으로, 클럭펄스와 감시용 기준클럭펄스를 입력하고 내장된 D플립플롭의 데이타 이동성을 이용하여 클럭펄스가 상승천이한 후 하강천이하는 구간에서 클럭펄스와 감시용 기준클럭펄스간의 주파수 성분을 비교하여 출력하는 상승구간 주파수 검출수단; 상기 클럭펄스와 감시용 기준클럭펄스를 입력하고 내장된 D플립플롭의 데이타 이동성을 이용하여 클럭펄스가 하강천이한 후 상승천이하는 구간에서 클럭펄스와 감시용 기준클럭펄스간의 주파수 성분을 비교하여 출력하는 하강구간 주파수 검출수단; 상기 상승구간 주파수 검출수단의 출력과 상기 하강구간 주파수 검출수단의 출력에 연결되어 클럭펄스의 전 구간에 걸친 이상유무를 검출하는 클럭펄스 이상유무 검출수단을 구비하는 것을 특징으로 한다.
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