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公开(公告)号：KR100164104B1
公开(公告)日：1998-12-01
申请号：KR1019950055857
申请日：1995-12-23
IPC: H04L12/801 , H04L12/805 , H04L12/70
Abstract: 본 발명은 본 발명은, 하위 계층과는 본 발명이 마스터로 운용되어 본 발명의 상태에 따라 하위 계층의 엑세스를 제어할 수 있는 유토피아(UTOPIA) 접속을 가져 하위 계층이 어떠한 형태의 물리 매체를 지원하더라도 이와 무관하게 ATM 계층 기능을 수행할 수 있고, 상위 계층과의 접속은 수신부 대기 방식을 이용하여 송신하는 기능 그룹이 마스터가 되어 수신부의 상태에 따라 셀 송신을 제어하므로 상위 계층 기능 그룹이 ATM 적용 계층의 타입에 상관없이 수용할 수 있고, 연결 관리 기능은 클라이언트에서의 연결이 사실상 3∼4개의 연결만을 지원하면 충분하므로 망 노드에서 적용되는 큰 메모리 기능의 테이블을 이용할 필요는 없고 작은 레이스터 형태의 연결 관리 테이블을 FPGA(Field Programmable Gate Array) 내에 구현하므로써 구성을 집적화할 수 있고, 상/하 위 계층 기능과의 접속은 상용 FIFO(First In First Out)를 사용하거나 ASIC(Application Specific Integrated Circuit)내의 한 구성 기능으로 존개하도록 구성하고, 나머지 다중화/역다중화, 연결 관리, 셀 길이 검증, 각종 제어 기능 등은 하나 또는 두 개의 FPGA나 하나의 집적화된 ASIC 내에 FIFO 기능과 함께 구현한 멀티미디어 클라이언트용 ATM 셀 처리 장치를 제공하는 것이다.
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公开(公告)号：KR100153945B1
公开(公告)日：1998-11-16
申请号：KR1019950052305
申请日：1995-12-20
IPC: H04L12/933 , H04L12/801 , H04L12/70
Abstract: 본 발명은 기가급 비동기 전담로드 계층 처리 장치에 관한 것으로, 다수의 입력포트로부터 입력되는 ATM 셀을 수신하여 일괄적인 경로설정을 하여 셀 지연시간을 줄이며 정렬기켜 저장하도록 하는 셀 정렬수단; 상기 셀 정렬수단에 의해 정렬된 해당 셀을 저장하는 수신 선입선출수단; ATM 셀 스위칭을 위하여 스위치경로를 설정한 후에 상기 수신선입선출수단으로부터 셀을 읽은 후 스위치를 통하여 셀을 해다 포트로 송신하는 크로스 포인트 스위칭 수단; 상기 수신 선입선출수단이 하나 이상의 셀을 저장하고 있는 경우 상기 수신 선입선출수단으로부터 읽는 동작을 시작하며, VPI/VCI 변환을 수행하는 VPI/VCI 변화수단(Translator); 상기 VPI/VCI 변환수단(Translator)에 연결되어 다수의 입력포트로 수신되는 셀의 출력 포트가 동일한 경우에 이를 해결하는 컨텐션 해소수단(Contention Resolver); 상기 컨텐션 해소수단으로부터 각 셀에 대한 출력 포트를 수신하여 스위치의 경로를 설정하여 상기 수신 선업선출수단 및 크로스 포인트 스위칭 수단으로 제공하는 스위치 제어수단; 상기 크로스 포인트 스위칭 수단으로부터 셀 시작신호를 입력받아 읽기 신호를 전송하는 스위치 수신수단; 상기 스위치 수신수단으로부터 읽기 신호를 수신하면 즉시 셀을 수신하여 저장하는 송신 선입선출수단; 상기 송신 선입선출수단으로부터 데이타가 수신되었음을 알리는 신호를 감지하여 데이타를 읽은 후 인접가능 블럭으로 셀을 송신하는 셀 전송수단을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR100129612B1
公开(公告)日：1998-04-14
申请号：KR1019940035764
申请日：1994-12-21
IPC: H04L12/433
Abstract: A apparatus for controlling the hardware of the broadband network terminal(B-NT) system where controls the hardware executing situation of the physical layer, the ATM Layer and the inner communication processor; communicates with the system controller where controls the transaction of the protocol and calling.
Abstract translation: 一种用于控制宽带网络终端（B-NT）系统的硬件的装置，其中控制物理层，ATM层和内部通信处理器的硬件执行情况; 与控制协议和呼叫交易的系统控制器进行通信。
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Patent Agency Ranking
公开(公告)号：KR1019970056410A
公开(公告)日：1997-07-31
申请号：KR1019950055857
申请日：1995-12-23
IPC: H04L12/801 , H04L12/805 , H04L12/70
Abstract: 본 발명은 본 발명은, 하위 계층과는 본 발명이 마스터로 운용되어 본 발명의 상태에 따라 하위 계층의 엑세스를 제어할 수 있는 유토피아(UTOPIA) 접속을 가져 하위 계층이 어떠한 형태의 물리 매체를 지원하더라도 이와 무관하게 ATM 계층 기능을 수행할 수 있고, 상위 계층과의 접속은 수신부 대기 방식을 이용하여 송신하는 기능 그룹이 마스터가 되어 수신부의 상태에 따라 셀 송신을 제어하므로 상위 계층 기능 그룹이 ATM 적용 계층의 타입에 상관없이 수용할 수 있고, 연결 관리 기능은 클라이언트에서의 연결이 사실상 3∼4개의 연결만을 지원하면 충분하므로 망 노드에서 적용되는 큰 메모리 기능의 테이블을 이용할 필요는 없고 작은 레이스터 형태의 연결 관리 테이블을 FPGA(Field Programmable Gate Array) 내에 구현하므로써 구성을 집적화할 수 있고, 상/하 위 계층 기능과의 접속은 상용 FIFO(First In First Out)를 사용하거나 ASIC(Application Specific Integrated Circuit)내의 한 구성 기능으로 존개하도록 구성하고, 나머지 다중화/역다중화, 연결 관리, 셀 길이 검증, 각종 제어 기능 등은 하나 또는 두 개의 FPGA나 하나의 집적화된 ASIC 내에 FIFO 기능과 함께 구현한 멀티미디어 클라이언트용 ATM 셀 처리 장치를 제공하는 것이다.
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公开(公告)号：KR1019970000669B1
公开(公告)日：1997-01-16
申请号：KR1019940004616
申请日：1994-03-09
IPC: H04L12/26 , H04L12/939 , H04L12/823
Abstract: The apparatus for detecting error ATM cell and data is composed of a cell length counter(14) counting a starting signal of an input cell; a comparator(15) applying a signal(COMP) to a cell reception controlling part(12), of which signal compares a size of the starting signal with 53 octet size; the cell length counter(14) outputting an up-count-value(UPVAL) signal to the counter comparator(15) in case of SOCout signal provided from a SOC processing part(13) being '1' while outputting a down-count-value(DNVAL) signal to the counter comparator(15) in case of '0'; accordingly, the cell reception controlling part(12) applying RDCLK to a cell reception buffer(16) to store SOC signal from a cell matching buffer(11) and a cell(cell[7;0 ) in the cell reception buffer(16) in case that the COMP signal is '0' while outputting a buffer clear signal(BCLR) to the cell reception buffer(16) to discard the cell stored in the cell reception buffer in case that the COMP signal is not '0'.
Abstract translation: 用于检测错误ATM信元和数据的装置由对输入信元的起始信号进行计数的信元长度计数器（14）组成; 将信号（COMP）施加到小区接收控制部分（12）的比较器（15），其中信号将起始信号的大小与53字节大小进行比较; 在从SOC处理部分（13）提供的SOCout信号为“1”的情况下，单元长度计数器（14）输出向上计数值（UPVAL）信号到计数器比较器（15） 值（DNVAL）信号到“0”的情况下的计数器比较器（15）; 因此，将小区接收缓冲器（16）中的信元（cell）[7; 0]应用于小区接收缓冲器（16）并存储SOC信号的小区接收控制部分（12） 在COMP信号不为“0”的情况下，当向信元接收缓冲器（16）输出缓冲区清除信号（BCLR）时，COMP信号为“0”，以丢弃存储在信元接收缓冲器中的信元。
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