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161.发明申请
公开(公告)号：WO2005045665A1
公开(公告)日：2005-05-19
申请号：PCT/DE2004/001779
申请日：2004-08-07
Applicant: ROBERT BOSCH GMBH , WEIBERLE, Reinhard , KOTTKE, Thomas , STEININGER, Andreas
Inventor： WEIBERLE, Reinhard , KOTTKE, Thomas , STEININGER, Andreas
IPC: G06F9/38
CPC classification number: G06F9/30181 , G06F9/30189 , G06F9/383 , G06F9/3851 , G06F9/3869 , G06F9/3885 , G06F11/1641 , G06F2201/845
Abstract: Verfahren und Vorrichtung zur Operandenverarbeitung in einer Prozessoreinheit mit wenigstens zwei Ausführungseinheiten, welche in einem vorgebbaren Takt betreibbar sind, wobei die Ausführungseinheiten mit Steuersignalen zur Verarbeitung der Operanden angesteuert werden und zwischen einem ersten Betriebsmodus und einem zweiten Betriebsmodus umgeschaltet werden kann, dadurch gekennzeichnet, dass in dem ersten Betriebsmodus beiden Ausführungseinheiten gleiche Operanden zugeführt werden und in dem zweiten Betriebsmodus beiden Ausführungseinheiten unterschiedliche Operanden zugeführt werden und in dem ersten Betriebsmodus beide Ausführungseinheiten mit gleichen Steuersignalen zur Verarbeitung der Operanden angesteuert werden und im zweiten Betriebsmodus beide Ausführungseinheiten mit unterschiedlichen Steuersignalen zur Verarbeitung der Operanden angesteuert werden.
Abstract translation: 在具有可操作以预定的周期至少两个执行单元的处理器单元，其中，所述执行单元被驱动的控制信号，用于处理的操作数，并且可以在第一操作模式和第二操作模式之间切换，其特征在于，在方法和设备的操作数处理 所述第一操作模式两个执行单元相同的操作数被提供给和不同的操作数在所述第二操作模式中，两个执行单元和两个执行单元由相同的控制信号控制以处理在所述第一操作模式中的操作数供给并激活两个执行单元以不同的控制信号来处理所述第二操作模式中的操作数， 是。
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公开(公告)号：WO2003010638A1
公开(公告)日：2003-02-06
申请号：PCT/EP2002/007298
申请日：2002-07-02
Applicant: INFINEON TECHNOLOGIES AG , JANKE, Marcus , LAACKMANN, Peter
Inventor： JANKE, Marcus , LAACKMANN, Peter
IPC: G06F1/00
CPC classification number: G06F21/75 , G06F9/30189 , G06F9/3885 , G06F11/1629 , G06F21/71 , G06F2201/845 , G06F2207/7219 , H04L9/003 , H04L9/12
Abstract: Prozessor mit mehreren RechenwerkenEin Prozessor umfaßt ein erstes Rechenwerk (2), ein zweites Rechenwerk (4) und eine Steuereinrichtung (6) zum Ansteuern der beiden Rechenwerke (2, 4) derart, daß diese wahlweise in einer komplementäre Daten verarbeitenden Hochsicherheitsbetriebsart oder in einer unabhängige Daten verarbeitenden Parallelbetriebsart oder in einer gleiche Daten verarbeitenden Sicherheitsbetriebsart arbeiten oder sich in einer Leistungssparbetriebsart befinden, in der eines der Rechenwerke (2, 4) abgeschaltet ist.
Abstract translation: 处理器与多个RechenwerkenEin处理器包括：第一计算单元（2），一个第二计算单元（4）和控制装置（6），用于控制所述两个计算单元（2,4），使得该独立任选以互补的数据处理高安全性模式或 并行数据处理模式或以相同的数据处理的安全模式下操作或处于其中运算单元中的一个（2,4）关闭前的省电模式。
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公开(公告)号：WO99066407A1
公开(公告)日：1999-12-23
申请号：PCT/US1999/013086
申请日：1999-06-09
CPC classification number: G06F11/1641 , G06F11/1658 , G06F11/1683 , G06F13/4036 , G06F2201/845
Abstract: A bridge for a multi-processor system provides interfaces to an I/O bus of a first processing set, an I/O bus of a second processing set and a device bus. A bridge control mechanism arbitrates between the first and the second processing sets for access to each others I/O bus and to the device bus in a first, split, mode, an monitors lockstep operation of the first and second processing sets in a second, combined, mode. On detecting a lockstep error in the combined mode, the bridge transfers to an error mode. The bridge control mechanism buffers write accesses in a posted write buffer in the error mode pending resolution of the error.
Abstract translation: 用于多处理器系统的桥提供到第一处理集合的I / O总线，第二处理集合的I / O总线和设备总线的接口。 桥接控制机构在第一和第二处理组之间仲裁以便以第一，分离模式访问彼此的I / O总线和设备总线，监视第二和第二处理集合的锁定步骤， 组合，模式。 在检测组合模式下的锁步错误时，桥接器将转移到错误模式。 桥接控制机制在错误模式中缓冲写入缓冲区中的写入访问，等待解决错误。
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164.发明申请TRACKING MEMORY PAGE MODIFICATION IN A BRIDGE FOR A MULTI-PROCESSOR SYSTEM 审中-公开跟踪用于多处理器系统的桥中的存储器页面修改
公开(公告)号：WO99066402A1
公开(公告)日：1999-12-23
申请号：PCT/US1999/012429
申请日：1999-06-03
CPC classification number: G06F11/1658 , G06F11/1641 , G06F11/1683 , G06F13/4027 , G06F2201/845
Abstract: A bridge for multi-processor system includes bus interfaces for connection to an I/O bus of a first processing set, an I/O bus of a second processing set and a device bus. A bridge control mechanism is operable to permit direct memory access to memory of the processing sets by a device on the device bus, to arbitrate between the first and the second processing sets for access to the bridge in a first, split, mode, and to monitor lockstep operation of the first and second processing sets in a second, combined, mode. The dirty RAM mechanism defines a dirty indicator (e.g., a bit) for each of a plurality of regions of processing set memory, a dirty indicator being set to a predetermined value when the region of memory has been written to by a DMA access. One of the processing sets can be operable in the split mode as a primary processing set to copy the content of its memory to the other processing set(s) and to recopy regions which become identified by the dirty RAM mechanism as having been written to by virtue of the corresponding dirty indication being set. In response to a synchronization reset operation from the primary processing set, on completion of copying the content of the memory regions identified in the dirty RAM mechanism with no further regions having being so identified, the bridge can transfer from the split mode to the combined mode.
Abstract translation: 用于多处理器系统的桥接器包括用于连接到第一处理集合的I / O总线，第二处理集合的I / O总线和设备总线的总线接口。 桥接控制机制可操作以允许设备总线上的设备对处理集合的存储器进行直接存储器访问，以在第一和第二处理集合之间进行仲裁，以便以第一，拆分模式访问网桥，并且 以第二组合模式监视第一和第二处理集合的锁步操作。 脏RAM机构为处理集存储器的多个区域中的每一个定义一个脏指示符（例如，位），当存储器区域已被DMA访问写入时，脏指示器被设置为预定值。 处理集合中的一个可以在分割模式中作为主处理集合来操作，以将其存储器的内容复制到另一个处理集合，并且将由脏RAM机制识别为已被写入的区域重新映射为已经由 相应的脏指示被设置好。 响应于来自主处理组的同步复位操作，在完成复制在脏RAM机构中识别的存储器区域的内容而没有进一步识别的区域时，桥可以从分离模式转移到组合模式 。
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公开(公告)号：KR101770547B1
公开(公告)日：2017-08-23
申请号：KR1020167005278
申请日：2015-02-27
Applicant: 퓨어 스토리지, 아이앤씨.
CPC classification number: G06F11/1076 , G06F3/06 , G06F3/0607 , G06F3/0613 , G06F3/0619 , G06F3/0632 , G06F3/065 , G06F3/0655 , G06F3/067 , G06F3/0688 , G06F11/1068 , G06F11/108 , G06F11/1092 , G06F12/0246 , G06F2201/845 , G06F2212/7206 , G06F2212/7207 , H03M13/154
Abstract: 단일의섀시에복수의스토리지노드들이제공된다. 단일의섀시에서의복수의스토리지노드들은스토리지클러스터로서함께통신하도록구성된다. 복수의스토리지노드들각각은사용자데이터저장을위한비휘발성솔리드스테이트메모리를포함한다. 복수의스토리지노드들은복수의스토리지노드들전반에걸쳐사용자데이터및 상기사용자데이터와연관된메타데이터를분배하도록구성되어, 복수의스토리지노드들중 2 개의스토리지노드들의손실에도불구하고복수의스토리지노드들이소거코딩을이용하여사용자데이터를판독하는능력을유지하게된다. 섀시는전력분배부, 고속통신버스, 및전력분배부및 통신버스를이용할수도있는하나이상의스토리지노드들을설치하는능력을포함한다. 비휘발성솔리드스테이트메모리를갖는복수의스토리지노드들에서의사용자데이터에액세스하는방법이또한제공된다.
Abstract translation: 多个存储节点被提供在单个机箱中。 单个机箱中的多个存储节点被配置为作为存储集群一起通信。 多个存储节点中的每一个包括用于存储用户数据的非易失性固态存储器。 尽管多个存储的丢失节点的多个横跨整个被配置成分配与所述用户数据和用户数据，多个两个存储节点的存储节点和多个存储节点的相关联的元数据的节点存储的被擦除 编码用于保持读取用户数据的能力。 机箱包括配电单元，高速通信总线以及安装一个或多个可使用配电和通信总线的存储节点的能力。 还提供了一种在具有非易失性固态存储器的多个存储节点处访问用户数据的方法。
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Patent Agency Ranking
公开(公告)号：KR1020080046648A
公开(公告)日：2008-05-27
申请号：KR1020087005263
申请日：2006-07-27
Applicant: 샌디스크 테크놀로지스 엘엘씨
Inventor： 신클레어,알란,더블유.
CPC classification number: G06F3/0619 , G06F3/0607 , G06F3/0611 , G06F3/064 , G06F3/0643 , G06F3/0679 , G06F3/0685 , G06F12/0246 , G06F12/0866 , G06F12/0868 , G06F2201/845 , G06F2212/2022 , G06F2212/205 , G06F2212/7201
Abstract: System and method for transferring data between a host system and a data storage system is provided. The system includes an interface that uses a file based protocol to transfer data between the data storage system and the host system, wherein the data storage system includes a first mass storage device and a second mass storage device; wherein the first mass storage device is a solid state non-volatile memory device and the second mass storage device is a non-solid state memory device. The first mass storage device is a flash memory device that operates as a primary storage device that stores data on a file by file basis. The second mass storage device is a magnetic disk drive that operates as secondary storage device and stores data received via a logical interface.
Abstract translation: 提供了在主机系统和数据存储系统之间传送数据的系统和方法。 该系统包括使用基于文件的协议在数据存储系统和主机系统之间传送数据的接口，其中数据存储系统包括第一大容量存储设备和第二大容量存储设备; 其中所述第一大容量存储装置是固态非易失性存储装置，所述第二大容量存储装置是非固态存储装置。 第一大容量存储设备是作为主存储设备操作的闪存设备，其以文件为单位存储数据。 第二大容量存储设备是作为辅助存储设备操作并存储经由逻辑接口接收的数据的磁盘驱动器。
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公开(公告)号：KR1020070085279A
公开(公告)日：2007-08-27
申请号：KR1020077009127
申请日：2005-10-25
Applicant: 로베르트 보쉬 게엠베하
CPC classification number: G06F9/30181 , G06F9/30189 , G06F9/3851 , G06F9/3885 , G06F11/1641 , G06F11/1654 , G06F11/1695 , G06F21/74 , G06F2201/845 , G06F2221/2105
Abstract: The invention relates to a method and a device for generating a signal in a computer system comprising a plurality of components including at least two execution units and a switching means. It is possible to switch between at least two operating modes in said computer system, a first operating mode corresponding to a comparison mode and a second operating mode corresponding to a performance mode. The invention is characterised in that a mode signal indicating the current operating mode and/or changes in the mode signal are generated in one of the components of the computer system, and at least the changes in the mode signal and/or the mode signal itself are provided outside the component.
Abstract translation: 本发明涉及一种用于在包括至少两个执行单元和切换装置的多个部件的计算机系统中产生信号的方法和装置。 可以在所述计算机系统中的至少两个操作模式之间切换，对应于比较模式的第一操作模式和对应于演奏模式的第二操作模式。 本发明的特征在于，在计算机系统的一个组件中产生指示当前操作模式和/或模式信号变化的模式信号，并且至少模式信号和/或模式信号本身的变化 设置在组件外部。
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公开(公告)号：KR1020070083772A
公开(公告)日：2007-08-24
申请号：KR1020077009253
申请日：2005-10-25
Applicant: 로베르트 보쉬 게엠베하
Inventor： 코트케토마스
CPC classification number: G06F11/1695 , G06F9/30189 , G06F9/3851 , G06F9/3885 , G06F11/1641 , G06F2201/845
Abstract: The invention relates to a method and to a device for synchronising in a multi-processor system comprising at least two processors and switching means which can be switched between at least two operational modes. The inventive device is embodied is such a manner that synchronisation is carried out by a stop signal which stops an advancing processor in order to synchronise the stop signal with the at least two processors.
Abstract translation: 本发明涉及一种用于在多处理器系统中同步的方法和装置，该多处理器系统包括至少两个处理器和可在至少两个操作模式之间切换的切换装置。 实现本发明的装置是这样一种方式：通过停止前进处理器的停止信号来执行同步，以使停止信号与至少两个处理器同步。
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公开(公告)号：KR1020070083771A
公开(公告)日：2007-08-24
申请号：KR1020077009250
申请日：2005-10-25
Applicant: 로베르트 보쉬 게엠베하
Inventor： 코트케토마스
CPC classification number: G06F11/1695 , G06F9/30189 , G06F9/3851 , G06F9/3885 , G06F11/1641 , G06F2201/845
Abstract: The invention relates to a method and device for delaying accesses to data and/or commands of a multiprocessor system comprising a first and a second processor to both of which a memory unit is assigned. The second processor operates with a clock pulse offset, and the device is designed in such a manner that the first processor accesses the memory unit, and the second processor, with a clock pulse offset, receives the data and/or commands.
Abstract translation: 本发明涉及一种用于延迟对包括第一和第二处理器的多处理器系统的数据和/或命令的访问的方法和装置，其中分配有存储器单元。 第二处理器利用时钟脉冲偏移进行操作，并且设备被设计成使得第一处理器以时钟脉冲偏移量访问存储器单元，并且第二处理器接收数据和/或命令。
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公开(公告)号：KR1020070083758A
公开(公告)日：2007-08-24
申请号：KR1020077009143
申请日：2005-10-25
Applicant: 로베르트 보쉬 게엠베하
Inventor： 바이버를레라인하르트 , 뮐러베른트 , 콜라니요르크 , 그멜리히라이너 , 뵐에버하르트
CPC classification number: G06F9/3851 , G06F9/30076 , G06F9/30189 , G06F9/3885 , G06F11/1641 , G06F11/1695 , G06F2201/845
Abstract: The invention relates to a method and a device for switching in a computer system comprising at least two execution units, switching means being provided for switching between at least two operating modes, a first operating mode corresponding to a comparison mode and a second operating mode corresponding to a performance mode. The invention is characterised by the fact that an interruption controller and at least three memory regions are provided, the access to the memory regions being carried out in such a way that a first memory region is associated with at least one first execution unit, a second memory region is associated with at least one second execution unit, and at least one third memory region can be associated with the at least two execution units.
Abstract translation: 本发明涉及用于切换计算机系统的方法和装置，包括至少两个执行单元，提供用于在至少两个操作模式之间切换的切换装置，对应于比较模式的第一操作模式和对应于第二操作模式的第二操作模式 到性能模式。 本发明的特征在于：提供中断控制器和至少三个存储器区域，对存储器区域的访问以使得第一存储器区域与至少一个第一执行单元相关联的方式被执行，第二 存储器区域与至少一个第二执行单元相关联，并且至少一个第三存储器区域可以与至少两个执行单元相关联。
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