公开(公告)号：WO2015138376A1

公开(公告)日：2015-09-17

申请号：PCT/US2015/019576

申请日：2015-03-10

Applicant: AMAZON TECHNOLOGIES, INC.

Inventor： WEI, Danny ,  LEE, Kerry Quintin ,  HE, Jiahua ,  HAWKS, Benjamin Arthur ,  GUTHRIE, II, John Luther ,  THOMPSON, James Michael

IPC: G06F15/16

CPC classification number: G06F12/0866 ,  G06F11/14 ,  G06F11/1471 ,  G06F11/3409 ,  G06F11/3485 ,  G06F12/0804 ,  G06F12/0868 ,  G06F2201/885 ,  G06F2212/1016 ,  G06F2212/1032 ,  G06F2212/313 ,  G06F2212/461 ,  G06F2212/502

Abstract: A block-based storage system may implement dynamic durability adjustment for page cache write logging. A rate of incoming write requests for data volumes maintained at a storage node may be monitored. Based, at least in part, on the rate of incoming write requests, a dynamic modification to a durability property for a data volume may be made, such as enabling page cache write logging the data volume or disabling write logging for the data volume. When incoming write requests are received, a determination may be made as to whether page cache write logging for a particular data volume is enabled. For write requests with disabled page cache write logging, the page cache may be updated and the write request may be acknowledged without storing a log record describing the update in a page cache write log.

Abstract translation: 基于块的存储系统可以实现页面缓存写入日志记录的动态耐久性调整。 可以监视在存储节点处维护的数据卷的传入写入请求的速率。 至少部分地基于传入写入请求的速率，可以对数据卷的耐久性属性进行动态修改，例如使页面缓存写入记录数据卷或禁用数据卷的写日志记录。 当接收到进入的写入请求时，可以确定是否启用特定数据卷的页面缓存写入日志记录。 对于具有禁用页面缓存写入日志记录的写入请求，可以更新页面缓存，并且可以确认写入请求，而不将描述更新的日志记录存储在页面缓存写入日志中。

公开(公告)号：WO2015010394A1

公开(公告)日：2015-01-29

申请号：PCT/CN2013/087229

申请日：2013-11-15

Applicant: 华为技术有限公司

Inventor： 欧阳戟 ,  邹冶

IPC: G06F3/06

CPC classification number: G06F3/065 ,  G06F11/1451 ,  G06F11/1464 ,  G06F11/2094 ,  G06F11/2097 ,  G06F12/0866 ,  G06F2201/82 ,  G06F2201/84 ,  G06F2201/885 ,  G06F2212/1032 ,  G06F2212/466

Abstract: 本发明实施例提供了一种数据发送方法、接收方法和存储设备，包括：第一存储设备接收主机发送的第一写数据请求，所述第一写数据请求携带待写入数据和地址信息；将所述待写入数据和地址信息增加第一编号，写入緩存，其中所述第一编号为当前时间片编号；从所述緩存中读取所述第一编号对应的所述待写入数据和地址信息；修改所述当前时间片编号以标识后续写数据请求携带的信息；将所述待写入数据和地址信息发送给第二存储设备。可以提高数据复制的效率。

公开(公告)号：WO2013051860A1

公开(公告)日：2013-04-11

申请号：PCT/KR2012/008040

申请日：2012-10-04

Applicant: TAEJIN INFO TECH CO., LTD.

Inventor： CHO, Byungcheol

IPC: G06F13/14 ,  G06F12/08

CPC classification number: G06F12/0888 ,  G06F11/1441 ,  G06F11/3433 ,  G06F11/3485 ,  G06F2201/885

Abstract: Embodiments of the present invention provide an adaptive cache system and an adaptive cache system for a hybrid storage system. Specifically, in a typical embodiment, an input/out (I/O) traffic analysis component is provided for monitoring data traffic and providing a traffic analysis based thereon. An adaptive cache algorithm component is coupled to the I/O traffic analysis component for applying a set of algorithms to determine a storage schema for handling the data traffic. Further, an adaptive cache policy component is coupled to the adaptive cache algorithm component. The adaptive cache policy component applies a set of caching policies and makes storage determinations based on the traffic analysis and the storage schema. Based on the storage determinations, data traffic can be stored (e.g., cached) among a set of storage devices coupled to the adaptive cache policy component. Such storage components can include: a low-mid-high cache solution, a low speed storage component (e.g., a high density drive (HDD), flash memory unit, etc.), a middle speed storage component (PRAM, FRAM, MRAM SSD, etc.), and a high speed storage component (e.g., a DRAM SSD). The high speed storage component itself can comprise a cache area, a high speed storage area, and a storage manager.

Abstract translation: 本发明的实施例提供了一种用于混合存储系统的自适应高速缓存系统和自适应高速缓存系统。 具体地说，在典型的实施例中，提供了一种输入/输出（I / O）业务分析组件，用于监视数据业务并基于此提供业务分析。 自适应高速缓存算法组件耦合到I / O流量分析组件，以应用一组算法来确定用于处理数据业务的存储模式。 此外，自适应高速缓存策略组件耦合到自适应高速缓存算法组件。 自适应缓存策略组件应用一组缓存策略，并根据流量分析和存储模式进行存储确定。 基于存储确定，可以在耦合到自适应高速缓存策略组件的一组存储设备中存储（例如，高速缓存）数据业务。 这样的存储组件可以包括：低中高缓存解决方案，低速存储组件（例如，高密度驱动器（HDD），闪存单元等）），中速存储组件（PRAM，FRAM，MRAM SSD等）和高速存储组件（例如，DRAM SSD）。 高速存储组件本身可以包括高速缓存区域，高速存储区域和存储管理器。

公开(公告)号：WO2012063334A1

公开(公告)日：2012-05-18

申请号：PCT/JP2010/070021

申请日：2010-11-10

Applicant: 株式会社日立製作所 ,  渡辺 憲一 ,  山縣 良

Inventor： 渡辺　憲一 ,  山縣　良

IPC: G06F9/445 ,  G06F9/46 ,  G06F11/20 ,  G06F12/02

CPC classification number: G06F12/1081 ,  G06F9/45558 ,  G06F9/5088 ,  G06F11/203 ,  G06F11/3471 ,  G06F2009/4557 ,  G06F2201/885 ,  G06F2209/508 ,  G06F2212/151

Abstract: 　ハイパーバイザ上のゲストＯＳが透過的にＩ／Ｏを利用する構成において、ライブマイグレーション時にＩ／Ｏからのメモリ書き込みを効率的に監視できず、また監視した結果をライブマイグレーションでのメモリ転送に効率的に反映できない。ゲストＯＳのメモリ領域を一定サイズのページごとに分割し、ＣＰＵとＩ／Ｏの間に接続されたＩ／Ｏスイッチで、分割されたページ単位でメモリへの書き込みを監視する。また、ライブマイグレーションにおけるメモリ転送は、メモリへの書き込みを監視しているＩ／Ｏスイッチ経由で行う。Ｉ／Ｏスイッチは転送が必要なｄｉｒｔｙページを識別しているため、ｄｉｒｔｙページだけを効率的に転送できる。

Abstract translation: 在虚拟机管理程序中运行的客户机OS透明地使用I / O的配置中，不能有效地监视来自I / O的实时迁移的存储器写入，并且监视的结果不能在存储器中有效地反映 转移实际迁移。 提供了一种存储器控制装置，其中客户OS的存储器空间被划分为具有规定大小的页面，并且通过连接在CPU和I / O之间的I / O开关以分割页面为单位来监视存储器写入。 实时迁移期间的内存传输是通过I / O开关进行的，I / O开关监控内存中的写入。 由于I / O开关识别需要传输的脏页，因此可以有效地执行脏页的传送。

公开(公告)号：WO2011149784A2

公开(公告)日：2011-12-01

申请号：PCT/US2011037403

申请日：2011-05-20

Applicant: INTEL CORP ,  PEGUSHIN ANTON ,  KURYLEV ALEXANDR

Inventor： PEGUSHIN ANTON ,  KURYLEV ALEXANDR

IPC: G06F9/44 ,  G06F9/38

CPC classification number: G06F11/3404 ,  G06F9/4881 ,  G06F2201/86 ,  G06F2201/88 ,  G06F2201/885

Abstract: A method and system to provide an analysis model to determine the specific problem(s) of a multi-threaded application. In one embodiment of the invention, the multi-thread application uses a plurality of threads for execution and each thread is assigned to a respective one of a plurality of states based on a current state of each thread. By doing so, the specific problem(s) of the multi-threaded application is determined based on the number of transitions among the plurality of states for each thread. In one embodiment of the invention, the analysis model uses worker threads transition counters or events to determine for each parallel region or algorithm of the multi-threaded application which problem has happened and how much it has affected the scalability of the parallel region or algorithm.

Abstract translation: 一种提供分析模型以确定多线程应用程序的特定问题的方法和系统。 在本发明的一个实施例中，多线程应用程序使用多个线程执行，并且每个线程基于每个线程的当前状态被分配到多个状态中的相应一个。 通过这样做，基于每个线程的多个状态之间的转换次数来确定多线程应用的具体问题。 在本发明的一个实施例中，分析模型使用工作线程过渡计数器或事件来确定针对多线程应用的每个并行区域或算法，该问题已经发生，以及多少影响了并行区域或算法的可扩展性。

公开(公告)号：WO2011107046A2

公开(公告)日：2011-09-09

申请号：PCT/CN2011/073018

申请日：2011-04-19

Applicant: 华为技术有限公司 ,  章晓峰 ,  方帆

Inventor： 章晓峰 ,  方帆

IPC: H04L12/24

CPC classification number: G06F12/0284 ,  G06F11/3466 ,  G06F12/122 ,  G06F2201/88 ,  G06F2201/885 ,  G06F2212/2542

公开(公告)号：WO2011001629A1

公开(公告)日：2011-01-06

申请号：PCT/JP2010/004167

申请日：2010-06-23

Applicant: パナソニック株式会社 ,  生形篤

Inventor： 生形篤

IPC: G06F11/28 ,  G06F11/34

CPC classification number: G06F11/3466 ,  G06F11/3409 ,  G06F11/3476 ,  G06F2201/81 ,  G06F2201/86 ,  G06F2201/88 ,  G06F2201/885

Abstract: 　トレースパケットとパフォーマンスパケットとの対応付けを容易に判別可能にするデータ処理装置を提供する。　データ処理装置は、計測トリガを生成する計測トリガ生成部（２００）と、ＣＰＵ（１００）から抽出された性能特性イベントを計測し、計測値結果の出力をするパフォーマンス・モニタ部（４００）と、ＣＰＵの動作状態を示す信号から、ＣＰＵの動作履歴を含むトレース情報をトレースパケット列として生成するＣＰＵトレース部（３００）とを備え、パフォーマンス・モニタ部（４００）は、計測トリガを受け、性能特性の計測開始、計測終了と計測値の出力制御を行い、ＣＰＵトレース部（３００）は、計測トリガを受けたとき、計測トリガの発生を示すトリガパケットを発生し、トレースパケット列中の、計測トリガの発生タイミングに対応する位置にトリガパケットを挿入する。

Abstract translation: 提供了一种能够容易地识别跟踪分组和性能分组之间的关联的数据处理设备。 该数据处理装置设置有产生测量触发的测量触发产生单元（200） 性能监视器单元，其测量从CPU（100）提取的性能特征事件，并输出测量值结果; 以及CPU跟踪单元（300），其从指示作为跟踪分组列的CPU的操作状态的信号生成包括CPU的操作历史的跟踪信息。 性能监视单元（400）接收测量触发，开始测量，完成测量，并控制性能特征的测量值的输出。 CPU跟踪单元（300）在接收到测量触发时产生指示生成测量触发的触发分组，并将触发分组插入对应于生成测量触发的定时的跟踪分组列中的位置。

公开(公告)号：WO2010023533A3

公开(公告)日：2010-06-10

申请号：PCT/IB2009006631

申请日：2009-08-24

Applicant: ERICSSON TELEFON AB L M ,  WALKER ANTHONY DEAN

Inventor： WALKER ANTHONY DEAN

IPC: G06F17/50 ,  G06F11/34

CPC classification number: G06F17/5022 ,  G06F11/3409 ,  G06F11/3461 ,  G06F11/349 ,  G06F2201/87 ,  G06F2201/88 ,  G06F2201/885

Abstract: An efficient, cycle-accurate processor execution simulator models a target processor by executing a program execution image comprising instructions having run-time dependencies resolved by execution on an existing processor compatible with the target processor. The instructions may have been executed upon a processor in an I/O environment too complex to model. In one embodiment, the simulator executes instructions that were directly executed on a processor. In another embodiment, a markup engine alters a compiled program image, with reference to instructions executed on a processor, to remove run-time dependencies. The marked up program image is then executed by the simulator. The processor execution simulator includes an update engine operative to cycle-accurately simulate instruction execution, and a communication engine operative to model each communication bus of the target processor.

Abstract translation: 高效的，周期精确的处理器执行模拟器通过执行包括具有通过在与目标处理器兼容的现有处理器上执行而解析的运行时依赖性的指令的程序执行映像来对目标处理器建模。 这些指令可能已经在I / O环境中的处理器上执行得太复杂以至于无法建模。 在一个实施例中，模拟器执行在处理器上直接执行的指令。 在另一个实施例中，标记引擎参考在处理器上执行的指令来改变编译的程序映像以去除运行时依赖性。 标记的程序图像然后由模拟器执行。 处理器执行模拟器包括更新引擎和通信引擎，所​​述更新引擎可操作以周期精确模拟指令执行，所述通信引擎可操作以对目标处理器的每条通信总线进行建模。

公开(公告)号：WO2010044770A1

公开(公告)日：2010-04-22

申请号：PCT/US2008/079739

申请日：2008-10-13

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P. ,  UYSAL, Mustafa ,  SMITH, Virginia ,  MERCHANT, Arif, A.

Inventor： UYSAL, Mustafa ,  SMITH, Virginia ,  MERCHANT, Arif, A.

IPC: G06F15/16

CPC classification number: G06F11/008 ,  G06F11/3409 ,  G06F11/3452 ,  G06F2201/81 ,  G06F2201/87 ,  G06F2201/88 ,  G06F2201/885

Abstract: A system comprises a processor and an alert module coupled to the processor. The processor the processor monitors performance data; determines a subset of the performance data, the subset correlated with a measure of underperformance; determines a trend of the subset, the trend correlated with the measure; and identifies an occurrence of the trend. The alert module outputs an alert based on the identification.

Abstract translation: 系统包括处理器和耦合到处理器的警报模块。 处理器处理器监控性能数据; 确定性能数据的子集，该子集与表现不佳的度量相关; 确定子集的趋势，趋势与度量相关; 并确定趋势的发生。 警报模块基于识别输出警报。

公开(公告)号：WO2009101900A1

公开(公告)日：2009-08-20

申请号：PCT/JP2009/052041

申请日：2009-02-06

Applicant: 日本電気株式会社 ,  鈴木 紀章 ,  鳥居 淳 ,  酒井 淳嗣

Inventor： 鈴木 紀章 ,  鳥居 淳 ,  酒井 淳嗣

IPC: G06F11/34 ,  G06F11/30 ,  G06F12/08

CPC classification number: G06F3/0644 ,  G06F11/3419 ,  G06F11/3466 ,  G06F12/0802 ,  G06F2201/88 ,  G06F2201/885

Abstract: 　キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができる性能最適化システムを提供する。性能最適化システムは、観測対象のアクセスに関わる所要期間を計数する所要期間計数手段と、観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに所要期間の計数値を保存する複数のテーブルエントリからなる所要期間の計数値を保存する所要期間テーブルを保持する所要期間テーブル保持手段と、観測対象のアクセスに基づいて、所要期間テーブルを構成する分類領域ごとの複数のテーブルエントリの内のどのテーブルエントリに所要期間の計数値を保存するかを選択するテーブルエントリ選択手段と、観測対象のアクセスに伴うキャッシュミスの発生を検出するキャッシュミス観測手段とを備える。

Abstract translation: 提供了一种性能优化系统，能够识别尽管存在少量高速缓存未命中对性能的影响何时是很好的。 所述性能优化系统包括所需的周期计数装置，用于测量与正在观察的对象的访问相关联的所需期间的长度，所需的周期表保持装置，用于保存存储所需期间的测量值的所需周期表;以及 其由用于存储通过划分存储区域定义的各个分类区域中的所需周期的测量值的多个表条目组成;表格条目选择装置，用于确定构成的分类区域的表条目的哪个表条目 需要的周期表将根据对被观察对象的访问来存储所需时间段的测量值，以及高速缓存未命中观察装置，用于检测由被观察对象的访问引起的高速缓存未命中的发生。