公开(公告)号：WO2004027688A2

公开(公告)日：2004-04-01

申请号：PCT/FR2003/050055

申请日：2003-09-19

Applicant: STMICROELECTRONICS SA ,  DEVEAUD, Vincent ,  LIARDET, Pierre-Yvan

Inventor： DEVEAUD, Vincent ,  LIARDET, Pierre-Yvan

IPC: G06K1/00

CPC classification number: G06F21/75 ,  G06F21/81 ,  G06K19/073

Abstract: L’invention concerne un procédé et circuit d’alimentation d’un élément de calcul asynchrone (1) d’un circuit intégré, dans lequel on fait varier aléatoirement l’énergie instantanée d’alimentation de l’élément de calcul.

Abstract translation: 本发明涉及一种用于集成电路的异步计算元件（1）的方法和馈电电路，其中计算元件的瞬时电源随机变化。

公开(公告)号：WO2004021361A2

公开(公告)日：2004-03-11

申请号：PCT/FR2003/002559

申请日：2003-08-21

Applicant: STMICROELECTRONICS SA ,  LA ROSA, Francesco

Inventor： LA ROSA, Francesco

IPC: G11C16/04

CPC classification number: H01L27/11521 ,  G11C16/0441 ,  H01L27/115 ,  H01L27/11524

Abstract: L'invention concerne une mémoire effaçable et programmable électriquement intégrée sur un substrat de silicium, comprenant un plan mémoire comprenant des lignes de bit normales (BLj) et des cellules mémoire normales (C (i, j)) reliées aux lignes de bit normales (BLj), chaque cellule mémoire normale comprenant un transistor à grille flottante (FGT) comportant une fenêtre tunnel (TW), et un transistor de sélection (ST). Selon l'invention, le plan mémoire (MA) comprend au moins un point mémoire d'un registre non volatile (NVREG), comprenant une cellule mémoire normale (C(i+1, j) reliée à une ligne de bit normale (BLj) du plan mémoire et accessible en effacement et programmation par l'intermédiaire des décodeurs (RDEC, CDEC) du plan mémoire, une cellule mémoire spéciale C(i+1, j+1) comprenant un transistor à grille flottante (FGT) dépourvu de fenêtre tunnel, la grille flottante du transistor à grille flottante de la cellule mémoire spéciale étant connectée à la grille flottante du transistor à grille flottante de la cellule mémoire normale, et une ligne de bit spéciale (RBL+1) pour relier la cellule mémoire spéciale du point mémoire à un circuit spécifique de lecture du point mémoire.

Abstract translation: 本发明涉及一种硅衬底上的电效率和可编程存储器，包括包括正常位线（BLj）的存储平面。 和连接到正常位线（BLj）的正常存储单元（C（i，j）），每个正常存储单元包括晶体管; 具有隧道窗口（TW）的浮动栅极（FGT）以及选择晶体管（ST）。 根据本发明，M E平面;存储器（MA）包括非易失性寄存器（NVREG）中的至少一个点M E云纹，包含细胞M E正常存储器（C（I + 1，j）的连接éê ＆agrave;正常位线地图M E存储器（BL j）的和可访问的通过擦除和编程的地图M E云纹，小区M E SPé莫尔的去编码器（RDEC，CDEC）的中间体é中介;官方 C（I + 1，J + 1），其包括晶体管和agrave;浮动栅（FGT）DE提供芬＆ecirc;是隧道晶体管及agrave的浮栅;浮动单元M E SPé云纹的栅极; CIALé如 连接éE＆agrave;晶体管＆agrave的浮栅;浮动单元M E正常存储器的栅极和线菌属é位;官方（RBL + 1）连接单元M E SPé莫尔;官方点M E莫尔 记忆点的特定阅读电路。

公开(公告)号：WO2003050874A3

公开(公告)日：2003-06-19

申请号：PCT/FR2002/004302

申请日：2002-12-12

Applicant: STMICROELECTRONICS SA ,  ROY, François

Inventor： ROY, François

IPC: H01L27/144

Abstract: sa photodiode comporte une jonction supérieure PN (D1) formée entre une couche supérieure et une couche intermédiaire supportée par une partie d'un substrat semiconducteur. Une jonction inférieure est formée entre la couche intermédiaire et la partie de substrat. La tension de mise en conduction directe de la jonction supérieure (D1) est inférieure à la tension de mise en conduction directe de la jonction inférieure (D2). On autorise le stockage des charges dans la photodiode jusqu'à mettre en conduction directe ladite jonction supérieure de façon à favoriser (F1) la recombinaison des porteurs issus de la couche intermédiaire avec les porteurs de la couche supérieure.

公开(公告)号：WO2003026207A3

公开(公告)日：2003-03-27

申请号：PCT/FR2002/003118

申请日：2002-09-12

Applicant: STMICROELECTRONICS SA ,  KASSER, Bernard

Inventor： KASSER, Bernard

IPC: G06F1/00

Abstract: Ce procédé consiste à attribuer à chaque utilisateur souhaitant restituer un document une carte à puce (6) contenant des informations d'identification ; identifier depuis un serveur (2) connecté à un réseau de transmission de données numériques (1) une carte à puce (6) reliée au réseau; transmettre au serveur (2) des informations d'identification d'un document à restituer, à partir d'un terminal (9) relié à une carte à puce; transmettre en réponse une clé de décryptage spécifique du document à restituer qui est mémorisée dans la carte à puce; décrypter le document à restituer, au moyen d'un lecteur (4) adapté relié à la carte à puce (6), à l'aide de la clé de décryptage mémorisée, pour restituer le document au moyen du lecteur ; insérer dans la carte à puce des informations d'identification de lecteurs (4) ; et déterminer un usage frauduleux de la carte à puce, en fonction des informations d'identification de lecteurs, mémorisées dans la carte à puce.

公开(公告)号：WO2002063632A1

公开(公告)日：2002-08-15

申请号：PCT/FR2002/000361

申请日：2002-01-30

Applicant: STMICROELECTRONICS SA ,  FOURNEL, Richard ,  SEDJAI AITOUARAB, Leïla

Inventor： FOURNEL, Richard ,  SEDJAI AITOUARAB, Leïla

IPC: G11C16/34

CPC classification number: G11C16/3436 ,  G11C29/34

Abstract: L'invention concerne un procédé de vérification simultanée d'un premier état électrique d'un groupe de N cellules d'une mémoire non volatile, caractérisé en ce qu'il comprend les étapes suivantes consistant à sélectionner simultanément à la lecture les N cellules mémoire (CE) à vérifier ainsi que la cellule de vérification (Cveri), additionner les N signaux lus pour obtenir un signal somme, et comparer le signal somme au signal lu sur la cellule de vérification (Cveri) pour fournir un certain signal d'état lorsque le signal somme est inférieur au signal lu sur la cellule de vérification (Cveri) indiquant que les N cellules mémoire sont dans ledit état électrique et un autre signal d'état électrique indiquant qu'au moins une cellule mémoire n'est pas dans ledit état électrique lorsque le signal somme est supérieur au signal lu sur la cellule de vérification.

Abstract translation: 本发明涉及一种从非易失性存储器同时验证一组N个单元的第一电状态的方法。 本发明的方法的特征在于包括以下步骤：待验证的N个存储单元（CE）和同时读取和选择验证单元（Cveri）; 将读出的N个信号相加在一起产生和信号; 将和信号与在验证单元（Cveri）上读取的信号进行比较，以便在和信号小于在验证单元（Cveri）上读取的信号时提供特定状态信号，指示N 存储单元处于所述电状态，当和信号大于在验证单元上读取的信号时，指示至少一个存储单元不处于所述电状态的另一电状态信号。

公开(公告)号：WO2002063444A1

公开(公告)日：2002-08-15

申请号：PCT/FR2002/000358

申请日：2002-01-30

Applicant: STMICROELECTRONICS SA ,  DREVILLE, Fabienne

Inventor： DREVILLE, Fabienne

IPC: G06F1/12

CPC classification number: G11B20/10037 ,  G11B7/0906 ,  G11B20/1403 ,  H03L7/00

Abstract: Procédé de génération d'une variable de synchronisation destinée à un deuxième signal d'horloge WCS à partir d'un premier signal d'horloge et d'un signal de variation de phase ΔΨ, dans lequel on détermine une première approximation WS 0 du deuxième signal d'horloge, on détermine d'autres approximations proches de la première, on calcule l'erreur pour chacune des approximations, et on prend comme deuxième signal d'horloge la meilleure approximation.

Abstract translation: 本发明涉及一种从第一时钟信号和相位变化信号DELTA PSI产生用于第二时钟信号WCS的同步变量的方法。 所述方法在于确定第二时钟信号的第一近似值WS0，确定接近第一时钟的其它近似值，计算每个近似值的误差，随后将最佳近似值作为第二信号。

公开(公告)号：WO2023062291A1

公开(公告)日：2023-04-20

申请号：PCT/FR2021/051877

申请日：2021-10-25

Applicant: STMICROELECTRONICS SA ,  UNIVERSITE GRENOBLE ALPES ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE ,  INSTITUT POLYTECHNIQUE DE GRENOBLE

Inventor： LE RAVALLEC, Antoine ,  GARCIA, Patrice ,  BENECH, Philippe ,  DUCHAMP, Jean-Marc

IPC: H03F1/14 ,  H03F3/26 ,  H03F3/193

Abstract: Calibration de phase par amplificateur neutrodyné avec des varactors La présente description concerne un amplificateur neutrodyné (50) comprenant au moins un condensateur (76, 78) de neutrodynage à capacité variable, dans lequel le au moins un condensateur de neutrodynage (76, 78) est configuré pour compenser les variations de phase introduites par l'amplificateur.

公开(公告)号：WO2020152401A1

公开(公告)日：2020-07-30

申请号：PCT/FR2019/050138

申请日：2019-01-22

Applicant: STMICROELECTRONICS SA ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (CNRS) ,  INSTITUT POLYTECHNIQUE DE BORDEAUX ,  UNIVERSITE DE BORDEAUX

Inventor： FOREST, Jeremie ,  KNOPIK, Vincent ,  KERHERVE, Eric

IPC: H04B1/04 ,  H04B1/18

Abstract: Le procédé de détection de la phase (PI) d'un signal analogique (SI3) via un coupleur hybride (CH2) fonctionnant selon un mode combineur de puissance, le coupleur hybride (CH2) comprenant une première entrée (BE3) destinée à recevoir ledit signal analogique (SI3), une deuxième entrée (BE4) destinée à recevoir un signal analogique supplémentaire (SI4) déphasé de 90° par rapport au signal analogique (SI3), une première sortie (BS3) délivrant un signal de sortie (SS1), et une deuxième sortie (BS4), comprend une injection à la deuxième sortie (BS4) d'un signal de test (ST1) ayant une phase de test initiale (PTI), une génération itérative d'une phase de test courante (PTC) pour le signal de test (ST1), depuis la phase de test initiale (PTI) jusqu'à une phase de test finale (PTF) égale à la phase de test initiale (PTI) augmentée d'au moins une partie d'un tour complet, avec dans chaque itération une mesure de la valeur crête courante (AC1) du signal de sortie (SS1), et une mémorisation de la phase de test courante (PTC) et de la valeur crête courante (AC1) en tant que valeur crête maximale (Amax) ou minimale (Amin), s'il n'existe respectivement pas une valeur crête maximale (Amax) mémorisée plus grande ou une valeur crête minimale (Amin) mémorisée plus petite que la valeur crête courante (AC1), et une détermination de la phase (PI) du signal analogique (SI3) à partir de la phase de test mémorisée (PTM).

公开(公告)号：WO2020152400A1

公开(公告)日：2020-07-30

申请号：PCT/FR2019/050137

申请日：2019-01-22

Applicant: STMICROELECTRONICS SA ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (CNRS) ,  INSTITUT POLYTECHNIQUE DE BORDEAUX ,  UNIVERSITE DE BORDEAUX

Inventor： KNOPIK, Vincent ,  FOREST, Jeremie ,  KERHERVE, Eric

IPC: G01R25/02 ,  G01R25/04

Abstract: Le procédé de détection de la phase (Φ1) d'un signal analogique (SA1) via un coupleur hybride (CH1) fonctionnant selon un mode combineur de puissance, le coupleur hybride (CH1) comprenant une première entrée (BE1) destinée à recevoir le signal analogique (SA1), une deuxième entrée (BE2) destinée à recevoir un signal de référence (SREF) ayant une phase de référence (Φ2) et une même fréquence (FREF) que le signal analogique (SA1), et deux sorties (BS1, BS2), et configuré pour générer respectivement à ces deux sorties (BS1, BS2) un premier signal de sortie (SS1) et un deuxième signal de sortie (SS2),comprend une mesure de valeurs crêtes (A1, A2,A3, A4) du signal analogique (SA1), du signal de référence (SREF), et d'au moins un des premier et deuxième signaux de sortie (SS1, SS2), un calcul du déphasage (Φ1-Φ2) entre la phase (Φ1) du signal analogique et la phase de référence (Φ2) en fonction desdites valeurs crêtes mesurées (A1, A2, A3, A4), et une détermination de la phase (Φ1) du signal analogique (SA1) en fonction dudit déphasage (Φ1-Φ2) calculé et de la phase de référence (Φ2).

公开(公告)号：WO2019102075A1

公开(公告)日：2019-05-31

申请号：PCT/FR2017/053194

申请日：2017-11-21

Applicant: STMICROELECTRONICS SA ,  UNIVERSITE DE BORDEAUX ,  INSTITUT POLYTECHNIQUE DE BORDEAUX ,  CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE (CNRS)

Inventor： KNOPIK, Vincent ,  FOREST, Jeremy ,  KERHERVE, Eric

IPC: H04B17/21 ,  H01P5/12

CPC classification number: H04B17/21 ,  H01P5/12

Abstract: Procédé et dispositif d'étalonnage d'un coupleur hybride Le procédé d'étalonnage de la fréquence centrale (FC1) d'un coupleur hybride (CH1) fonctionnant selon un mode diviseur de puissance, le coupleur hybride (CH1) comprenant deux entrées (BE1, BE2), deux sorties (BS1, BS2), un module capacitif (MC1) couplé entre les entrées (BE1, BE2) et les sorties (BS1, BS2) ou sur chaque entrée (BE1, BE2) et chaque sortie (BS1, BS2), le module capacitif (MC1) ayant une valeur capacitive (C1) réglable permettant d'ajuster la fréquence centrale (FC1), comprend une délivrance d'un premier signal de référence (SREF1) ayant une première fréquence de référence (FREF1) sur une première entrée (BE1) dudit coupleur hybride (CH1), une mesure de la valeur crête (VC1) d'un premier signal (S1) délivré à une première sortie (BS1) du coupleur (CH1) et de la valeur crête (VC2) d'un deuxième signal (S2) délivré à la deuxième sortie (BS2) du coupleur (CH1), une comparaison des deux valeurs crêtes (VC1, VC2) et un réglage de la valeur capacitive (C1) du module capacitif (MC1) jusqu'à obtenir une égalité des valeurs crêtes (VC1, VC2) à une tolérance près.