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公开(公告)号：KR1019950012412A
公开(公告)日：1995-05-16
申请号：KR1019930021724
申请日：1993-10-19
IPC: G11B20/00
Abstract: 본 발명은 디지틀 등기식 전송시스템의 동기 다중화기에 적용되는 다중처리부의 기능을 확인하기 위한 감시회로로서, 특히 PRBS(Pseudo Random Binary Sequence) 신호를 생성하고 자체 또는 원격 루프백 기능에 따라 저속 다중처리부에 입력되는 PRBS 신호를 검출하는 비이.씨. 경로 상태 감시회로에 관한것으로, 전송 시스템 내부의 절체용 회로들의 기능을 감시하여 절체 기능 요구시 이에 신속하게 대처할 수 있고 시스템 자체의 루프백 또는 원격 루푸백 기능을 통해 장애 지점의 검출등에 활용할 수 있다.
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公开(公告)号：KR1019950010447A
公开(公告)日：1995-04-28
申请号：KR1019930019964
申请日：1993-09-27
IPC: H04L12/43
Abstract: 본 발명은 동기식 디지틀 다중 전송장치에서 DS1급 종속신호를 장치에 동기화시키고 회로내부에 구현된 유사변환(PRBS) 신호 발생기능을 이용하여 장치의 루프백 기능를 바탕으로 VC1 전송경로에 대한 시험을 수행하여 수신하는 DS1 신호의 LOT(Loss og Tributary;종속신호 소멸)가 검출되면 항상 "1"인 신호(ALL "1"신호)를 VC1의 패이로드에 사상하는 기능을 함께 수행하여 VC1전송 경로의 연속성을 유지할 수 있게 한 VC1 신호사상 장치를 제공하는데 그 목적이 있으며, OR기 A(110), OR기 B(120), 선택기 A(210), 선택기 B (220), PRBS/ALL-ONE 신호발생기(300), ALL-ONE 검출기와 선로신호 복호화기(400), PRBS검출기(500), 8비트(bit)비동기 버퍼(600), 64단 버퍼기 및 위상비교기(700)을 구비한다.
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公开(公告)号：KR1019950003393B1
公开(公告)日：1995-04-12
申请号：KR1019920026092
申请日：1992-12-29
IPC: G11C7/00
Abstract: The time-division switch of TDM bus-type reduces the transmission delay time in synchronous digital hierachy to minimize the time comsumption required at TU-unit switching. The switch consists of a time-division multiplexer to divide TU signals from numerous channels, a connection memory to assign the area of the memory and address, a time slot counter to supply to the read address, a decorder to supply the control signals equal to the number of channels, and numerous 8-bit data.
Abstract translation: TDM总线类型的时分切换减少了同步数字等级的传输延迟时间，以最大限度地减少TU单元切换所需的时间消耗。 该开关由一个用于分离多个信道的TU信号的时分多路复用器，用于分配存储器和地址的区域的连接存储器，提供给读地址的时隙计数器，提供等于 通道数量和大量8位数据。
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公开(公告)号：KR1019950004798A
公开(公告)日：1995-02-18
申请号：KR1019930013964
申请日：1993-07-22
IPC: H04L12/43
Abstract: 본 발명은 비동기식 디지틀 계위 신호인 1.544Mb/s(DSIN), 2.048Mb/s(DSIE), 44.736Mb/s(DS3)신호를 인터페이스하여 동기식 컨테이너 신호(VC1, VC3) 형태로 사상 및 다중화한 후 동기식 디지틀 계위(SDH)신호인 STM-N(1.55.52Mb/s×N,N=1,4,16)신호내로 결합(Add)하여 광전송하며, STM-N 광신호로부터 동기식 컨테이너신호를 분기(Drop)하여 역다중 및 역사상을 거쳐 DSIN, DSIE,DS3신호를 추출하여 디지틀 전송하는 동기식 분기/결합/다중전송장치에 관한 것으로, STM-N 신호에 포함된 DSn 단위의 분기/결합 기능이 요구되는 전송망에 적용하며 트래픽 집중형 및 전용선 개념의 트래픽 분산형의 망구성이 가능하고, 장치 구성의 단순성 및 경제성이 뛰어나고, 기능 구현의 용이 및 운용 관리가 편리하고 드루타이밍(Through timing)/루프 타이밍(Loop timing)/외부 타이밍 동기가 가능하고, DS1 단위의 분 /삽입 능력을 이용하여 기존의 가입자 접속이 가능하고, 서비스 보호 특성이 완전한 효과를 제공하며, SHP망 구성을 가능하게 하고 앞으로 BDCS(Broadband Digital Crosseonnection System)와의 접속을 통해 여러 다른 SHP망 구성들과의 접속을 용이하게 하는 효과가 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019940010205B1
公开(公告)日：1994-10-22
申请号：KR1019910026083
申请日：1991-12-30
Inventor： 김재근
IPC: H04J3/06
Abstract: The VC3 signal processor in the synchronous multiplexer includes a C3 multiplexer(1)/demultiplexer(20), a multiplexing/demutiplexing TUG2 signal, a C3 interface part, connecting VC3 and C3, a signal mapper (7), a mapping VC3 payload and transmission-path overhead, an AU3 sorter (9) arranging VC3 frame as AU3 frame format, a VC sorter (16) arranging AU3 frame as VC frame format, receive/send path diagnosis blocks (3,18) detecting receive/send path failure, receive/send timing generators (24,23), receive/send registers (12,13) for the flexible operation of a VC3 signal processor microprocessor(15).
Abstract translation: 同步多路复用器中的VC3信号处理器包括一个C3多路复用器（1）/解复用器（20），复用/复用TUG2信号，C3接口部分，连接VC3和C3，信号映射器（7），映射VC3有效载荷和 传输路径开销，将VC3帧排列为AU3帧格式的AU3分类器（9），将AU3帧排列为VC帧格式的VC分类器（16），检测接收/发送路径故障的接收/发送路径诊断块（3,18） 接收/发送定时发生器（24,23），用于VC3信号处理器微处理器（15）的灵活操作的接收/发送寄存器（12,13）。
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公开(公告)号：KR1019940010204B1
公开(公告)日：1994-10-22
申请号：KR1019910026082
申请日：1991-12-30
IPC: H04J3/06
Abstract: The high-speed multiplexer makes and transfers AUG signal by accepting synchronous transmitting signal, 3 C3 signals or 28 TUG signals, as input. The multiplexer consists of a TUG2 circuit/board (1) for outputting pure TUG2 or C3 signal by accepting the various signals, VC3 signal generators (2,3,4) for making the format of AU3 signal, a AU3 pointer processor (5) for inserting pointer value in the corresponding position, a AUG signal generator (6) for making AUG signal by converting 8 bit parallel signal to serial.
Abstract translation: 高速多路复用器通过接收同步发送信号，3 C3信号或28 TUG信号作为输入，产生和传送AUG信号。 多路复用器由用于通过接收各种信号，用于产生AU3信号格式的VC3信号发生器（2,3,4），AU3指针处理器（5），用于输出纯TUG2或C3信号的TUG2电路/板（1） 用于在相应位置插入指针值，AUG信号发生器（6）用于通过将8位并行信号转换为串行来产生AUG信号。
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189.发明授权
公开(公告)号：KR1019940009332B1
公开(公告)日：1994-10-06
申请号：KR1019910026077
申请日：1991-12-30
IPC: H04J3/00
Abstract: The multiplier extracts the DS1-CEPT dependant signal. The received synchronous/asynchronous DS1-CEPT (2.048 Mbps) signal is copied into the synchronous type container to be processed by the TU (tributary unit) pointer to multiply to the TUG21 signal (6.912 Mbps). The reverse function to the TUG21 signal is performed so that the DS1-CEPT signal transmitted from the counter station is extracted.
Abstract translation: 乘法器提取DS1-CEPT相关信号。 接收到的同步/异步DS1-CEPT（2.048Mbps）信号被复制到同步型容器中，以由TU（支路单元）指针来处理，以与TUG21信号（6.912Mbps）相乘。 执行与TUG21信号的反向功能，从而提取从台站发送的DS1-CEPT信号。
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公开(公告)号：KR1019940009107B1
公开(公告)日：1994-09-29
申请号：KR1019910026096
申请日：1991-12-30
IPC: G06F15/16
Abstract: The invention is a multiprocessor system with distributed control structure for the control of slave signals and efficient system information processing. The system comprises the multiples of board processors; channel processor; system processor. The channel processor and system processors execute the point-to-point asynchronous communication with board processors and channel processor, respectively. The communication protocol comprises the steps of requesting link establish/release from channel processor to board processors and from system processor to channel processor; sending link establish confirm or reject.
Abstract translation: 本发明是一种具有分布式控制结构的多处理器系统，用于控制从属信号和有效的系统信息处理。 该系统包括多个电路板处理器; 通道处理器; 系统处理器 信道处理器和系统处理器分别与板处理器和信道处理器执行点对点异步通信。 通信协议包括从信道处理器到板处理器以及从系统处理器向信道处理器请求链路建立/释放的步骤; 发送链接建立确认或拒绝。
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