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公开(公告)号：CN107045986B
公开(公告)日：2020-09-22
申请号：CN201710061460.9
申请日：2017-01-26
Applicant: 格罗方德半导体公司
Inventor： 姆瑞特·凯雷姆·阿卡伐尔达尔 , 乔迪·A·佛罗霍海瑟
IPC: H01L21/336 , H01L29/78
Abstract: 本发明揭示一种在FinFET器件上形成应变沟道区的方法，其说明性的方法主要包括，移除一整体鳍片结构的部分的一垂直高度中未由一栅极结构所覆盖的至少一部分以于一绝缘材料层中定义一鳍片空腔以及定义位于所述栅极结构下方的所述整体鳍片结构的一剩余部分，其中，所述剩余部分包括一沟道部分以及位于所述沟道部分下方的一较低部分。所述方法继续于至少所述鳍片空腔内形成一第一半导体材料以及于所述第一半导体材料上以及所述沟道部分的暴露边缘上形成一第二半导体材料。
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公开(公告)号：CN107045987B
公开(公告)日：2020-08-21
申请号：CN201710070548.7
申请日：2017-02-09
Applicant: 格罗方德半导体公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 本发明涉及一种具有在源极/漏极区域中的扩散阻挡层的设备，其方法包括形成定义于半导体材料中的沟道区域上方的栅极电极结构。该半导体材料被凹陷至源/漏区域中。第一材料外延生长于该源/漏区域中。该第一材料包括具有第一浓度的掺杂物种类。扩散阻挡层形成于该第一材料上方的该源/漏区域中。第二材料外延生长于该扩散阻挡层上方的该源/漏区域中。该第二材料包括具有大于该第一浓度的第二浓度的该掺杂物种类。
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公开(公告)号：CN107359167B
公开(公告)日：2020-08-14
申请号：CN201710285581.1
申请日：2017-04-27
Applicant: 格罗方德半导体公司
Abstract: 本发明涉及共本体化场效晶体管，其揭示用于共本体化场效晶体管的结构，以及用于形成此类结构的方法。此结构包括通过半导体衬底中沟槽隔离区所界定的半导体材料本体。该本体包括多个第一区段、多个第二区段及一第三区段，该多个第二区段将该多个第一区段与该第三区段耦合。该第三区段包括当作共本体接触部用于至少该多个第一区段的接触区。该多个第一区段及该第三区段具有第一高度，而该多个第二区段具有比该第一高度更小的第二高度。
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公开(公告)号：CN107154352B
公开(公告)日：2020-07-03
申请号：CN201710123585.X
申请日：2017-03-03
Applicant: 格罗方德半导体公司
IPC: H01L21/3213 , H01L21/311
Abstract: 本发明涉及栅极线结构制作用栅极掩模的形成方法，所揭示的是一种以具有主体区及SOI区的形貌在混合衬底结构上方形成栅极结构的方法，其包括在该等SOI及主体区上面形成栅极材料层，在该栅极材料层上面形成掩模层，在该掩模层上面形成第一平坦化层，在该第一平坦化层上面形成第一栅极结构掩模图型，图型化与该第一栅极结构掩模图型对准的该第一平坦化层，以及根据该经图型化第一平坦化层来图型化该掩模层，产生布置于该栅极材料层上面的栅极掩模。
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公开(公告)号：CN107564860B
公开(公告)日：2020-05-15
申请号：CN201710525080.6
申请日：2017-06-30
Applicant: 格罗方德半导体公司
IPC: H01L21/8234
Abstract: 本申请涉及在包括FINFET装置的IC产品的隔离区上形成保护层的方法，其中所揭示的一种示例方法包括：除其它以外，在半导体衬底中形成多个沟槽，以定义多个鳍片；形成凹入绝缘材料层，该凹入绝缘材料层包括位于该沟槽中的第一绝缘材料，其中，该多个鳍片各者的一部分暴露于该凹入绝缘材料层的上表面上方；以及掩蔽第一鳍片的第一部分并执行至少一个第一蚀刻制程，以移除未被掩蔽的第二鳍片的至少一部分。在此例子中，该方法还包括形成该FinFET装置的装置隔离区，其包括第二绝缘材料；以及在该装置隔离区上方形成隔离保护层。
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Patent Agency Ranking
公开(公告)号：CN106601739B
公开(公告)日：2020-05-12
申请号：CN201610054742.1
申请日：2016-01-27
Applicant: 格罗方德半导体公司
IPC: H01L27/092 , H01L21/8238 , H01L29/51
Abstract: 本发明是涉及具有薄化介电材料的结构，是关于半导体结构，并且更具体地说，是关于具有薄化介电材料的结构及制造方法。本方法包括在基板上沉积高k介电质。本方法更包括直接在该高k介电质上沉积氮化钛膜，并同时蚀刻该高k介电质。
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公开(公告)号：CN107665884B
公开(公告)日：2020-05-08
申请号：CN201710627520.9
申请日：2017-07-28
Applicant: 格罗方德半导体公司
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及集成电路成像时用以测量聚焦相依图型位移的结构及方法，各项具体实施例包括用于测量集成电路(IC)影像的测量结构及方法。在一些情况下，用于对IC的影像进行测量的测量结构包括：具有正位移间隔图型的第一区段；该测量结构的对立侧上具有负位移间隔图型的第二区段；以及具有参考间隔图型用于对离该第一区段或该第二区段其中至少一者的测量进行校准的第三区段。
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公开(公告)号：CN107817562B
公开(公告)日：2020-05-05
申请号：CN201710570016.X
申请日：2017-07-13
Applicant: 格罗方德半导体公司
Abstract: 本发明涉及在光波导之间用于光信号传输的具有垂直对准光栅耦合器的多芯片模块，所揭示的是容许芯片间光信号传输的多芯片模块(MCM)。MCM可合并至少两个附接(例如通过互连件)的组件。举例而言，在本文中所揭示的一个MCM中，这两个组件可以是集成电路芯片以及附接至该集成电路芯片的中介层，并且一或多个附加集成电路芯片是通过互连件来附接。在本文中所揭示的另一MCM中，这两个组件可以是堆叠并通过互连件彼此附接的两个集成电路芯片。在任一例中，这两个组件各可具有波导以及耦合至该波导一端的光栅耦合器。不同组件上的光栅耦合器可大约垂直对准，从而容许在那些不同组件上的该等波导之间传送光信号。本文中还揭示形成此类MCM的方法。
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公开(公告)号：CN110854014A
公开(公告)日：2020-02-28
申请号：CN201911154213.9
申请日：2016-06-30
Applicant: 格罗方德半导体公司
Inventor： B·J·帕夫拉克
IPC: H01L21/02 , H01L21/306
Abstract: 本发明涉及在非平坦硅表面上的应力松弛缓冲层，具体提供一种形成应力松弛缓冲(SRB,Stress Relaxed Buffer)层于非平坦的或开槽的硅(Si)表面上的方法及其装置。实施例包含形成非平坦表面于硅晶圆的上表面中；外延生长低温晶种层于该硅晶圆的该非平坦表面上；沉积应力松弛缓冲层于该低温晶种层上方；以及平坦化该应力松弛缓冲层的上表面。
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公开(公告)号：CN106528909B
公开(公告)日：2019-10-15
申请号：CN201610807013.9
申请日：2016-09-07
Applicant: 格罗方德半导体公司
IPC: G06F17/50
Abstract: 本发明涉及使用SOI技术的混合丛库追迹设计的方法、设备及系统。本发明的至少一种方法、设备及系统涉及提供用于制造半导体装置的设计。在电路布局上置放具有第一宽度的第一功能胞元。判定第一功能胞元的至少一个晶体管是否为顺偏或逆偏。在电路布局上相邻于第一功能胞元置放具有第二宽度的第二功能胞元，用于回应于判定至少一个晶体管是顺偏或逆偏，在第一与第二功能胞元的总宽度内提供第一偏压井。
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