公开(公告)号：JP2008112183A

公开(公告)日：2008-05-15

申请号：JP2007320236

申请日：2007-12-11

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： JENKINS MICHAEL V ,  DONG QUIJIE ,  VEESER EDWARD M

IPC: G10H1/00 ,  G10K15/12

CPC classification number: G10H1/0091 ,  G10H2210/201 ,  G10H2210/281 ,  G10H2240/056 ,  G10H2250/121 ,  G10H2250/611 ,  G10K15/12

Abstract: PROBLEM TO BE SOLVED: To provide a sound simulator or a music simulator including a reverberation simulator having a substantially reduced volatile storage, random access memory, or buffer size in comparison to conventional reverberation simulators. SOLUTION: Size reduction in the sound simulator or the music simulator, is performed by decimating the sound signal prior to applying a sound signal to a reverberator and then interpolating the sound signal generated by the reverberator to restore the sample frequency. The substantial reduction in buffer size enables the usage of the reverberator in low-cost, reduced size and single-chip environments. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：与传统的混响模拟器相比，提供一种声音模拟器或音乐模拟器，其包括具有大大降低的易失性存储器，随机存取存储器或缓冲器大小的混响模拟器。 解决方案：在声音模拟器或音乐模拟器中的尺寸减小是通过在将声音信号施加到混响器之前对声音信号进行抽取，然后内插由混响器产生的声音信号来恢复采样频率来执行的。 缓冲区大小的大幅降低使得混响器的使用成本低廉，体积小，单芯片环境。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2007243992A

公开(公告)日：2007-09-20

申请号：JP2007154057

申请日：2007-06-11

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： WU XIAOMIN ,  WELSER JOSEPH JASON ,  SUBRAMANIAM KRISHNAN

IPC: H03K17/28 ,  H04R3/00 ,  H03F1/00 ,  H03G3/34 ,  H03K4/94

CPC classification number: H03F3/181 ,  H03F2203/7236 ,  H03G3/348

Abstract: PROBLEM TO BE SOLVED: To provide a circuit and a system for ramping a voltage across a load (506).
SOLUTION: This circuit and the system include a charging circuit (500) for charging a capacitor (501) to generate a ramp-up waveform. A circuit (511) selectively decouples a first driver (510) from the load (506) during a ramp up mode and couples the first driver (510) to the load (506) during a normal operation mode. A ramp-up driver (507a) is selectively coupled to the load (506) during the ramp-up mode for ramping up the voltage across the load (506) in response to the ramp-up waveform generated by the charging circuit (500). A discharging circuit (503d, 514a, b) discharges the capacitor (501) to generate a power-down waveform. The circuit (511) selectively decouples the first driver (501) from the output load (506) during the ramp-down of the voltage across the output load (506).
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供用于使负载（506）上的电压斜坡升高的电路和系统。 解决方案：该电路和系统包括用于对电容器（501）充电以产生斜坡波形的充电电路（500）。 在斜坡上升模式期间，电路（511）选择性地将第一驱动器（510）与负载（506）分离，并且在正常操作模式期间将第一驱动器（510）耦合到负载（506）。 在斜坡上升模式期间，斜坡上升驱动器（507a）选择性地耦合到负载（506），以响应于由充电电路（500）产生的斜坡上升波形来升高负载（506）两端的电压， 。 放电电路（503d，514a，b）放电电容器（501）以产生掉电波形。 电路（511）在跨输出负载（506）的电压斜降期间选择性地将第一驱动器（501）与输出负载（506）分离。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2007181236A

公开(公告)日：2007-07-12

申请号：JP2007041463

申请日：2007-02-21

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： WELLAND DAVID R

IPC: H03H17/00 ,  H03M7/18 ,  G06F7/72 ,  H03M7/04

CPC classification number: H03M7/18 ,  G06F7/729

Abstract: PROBLEM TO BE SOLVED: To provide a signal processing method and a device capable of performing digital signal processing with high speed and little electric power dissipation. SOLUTION: This method for performing processing digital signal has a step (a) that respectively represents a plurality of signals as RNS number having a plurality of RNS digits physically shown in one hot RNS format and a step (b) that receives input in one hot RNS format and processes the signals using processing circuit part for providing output in one hot RNS format. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种信号处理方法和能够以高速度和小功率耗散进行数字信号处理的装置。 解决方案：用于执行处理数字信号的方法具有分别表示多个信号的步骤（a），其中RNS号码具有以一种热RNS格式物理显示的多个RNS号码，以及接收输入的步骤（b） 采用一种热RNS格式，并使用处理电路部分处理信号，以提供一种热RNS格式的输出。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2007116722A

公开(公告)日：2007-05-10

申请号：JP2006307283

申请日：2006-11-13

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： DU HE ,  WANG YUN-TI

IPC: G11C11/419 ,  H03K19/0185 ,  G11C7/06 ,  H03K19/096

CPC classification number: G11C7/065 ,  G11C7/062

Abstract: PROBLEM TO BE SOLVED: To provide an amplifier circuit which maximizes the performance of the circuit.
SOLUTION: A sense amplifier circuit includes a differential input circuit which receives first and second data inputs, and generates, in response to a first control signal being active LOW, a differential voltage across first and second nodes, which is indicative of a voltage difference between the first and second inputs; a pull-up circuit which connects, in response to a second control signal being active LOW, a high voltage reference to the first and second nodes; a latching circuit which generates and latches, in response to voltages provided on the first and second nodes by the differential input circuit and the pull-up circuit, first and second latched data outputs; and an equalization circuit which equalizes, in response to a third control signal being active LOW, voltages on data lines respectively connected to the first and second data outputs. The first and second control signals are set such that the second control signal is activated LOW after a finite period following the initial activation of the first control signal. The third control signal is activated LOW when the first and second control signals are inactive HIGH.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供使电路的性能最大化的放大器电路。 解决方案：读出放大器电路包括差分输入电路，其接收第一和第二数据输入，并响应于第一控制信号为低电平而产生跨越第一和第二节点的差分电压，其表示一个 第一和第二输入之间的电压差; 上拉电路，响应于第二控制信号为低电平有效地连接到第一和第二节点的高电压基准; 锁存电路，响应于由差分输入电路和上拉电路在第一和第二节点上提供的电压产生和锁存第一和第二锁存数据输出; 以及均衡电路，其响应于第三控制信号为低电平而均衡，分别连接到第一和第二数据输出的数据线上的电压。 第一和第二控制信号被设置为使得第二控制信号在第一控制信号的初始激活之后的有限周期后被激活为低电平。 当第一和第二控制信号无效时，第三控制信号被激活为低电平。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2007012099A

公开(公告)日：2007-01-18

申请号：JP2006285332

申请日：2006-10-19

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： RAO MOHAN

IPC: G06F12/16 ,  G11C29/00 ,  G11C29/04

CPC classification number: G11C29/808

Abstract: PROBLEM TO BE SOLVED: To provide a memory element allowing substitution of a normally operating row or column of another memory element for a defective row or column of one given memory element; and to provide a system architecture related to it. SOLUTION: This memory system 200 includes a first memory unit 201 having an array of memory cells and a second memory unit 201 having an array of memory cells including a number of redundant cells. A crossbar switch 202 is provided for switching an address to a defective cell in the array of the first memory unit 201 to the second memory unit 201 to access a selected one of the redundant cells. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供一种存储元件，其允许替换一个给定存储元件的缺陷行或列的另一存储元件的正常操作行或列; 并提供与之相关的系统架构。 解决方案：该存储器系统200包括具有存储器单元阵列的第一存储器单元201和具有包括多个冗余单元的存储单元阵列的第二存储器单元201。 提供了一个交叉开关202，用于将第一存储器单元201的阵列中的缺陷单元的地址切换到第二存储器单元201，以访问所选择的一个冗余单元。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2006304363A

公开(公告)日：2006-11-02

申请号：JP2006202623

申请日：2006-07-25

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： TROTTER BRIAN D ,  STEIN THOMAS D ,  YI HELING ,  RHODE JASON P ,  RUEGER TIMOTHY T

IPC: H03M1/66 ,  H03M9/00

CPC classification number: H03M1/662

Abstract: PROBLEM TO BE SOLVED: To provide a device capable of processing D/A conversion to a multi-channel having input signal with two or more different sampling speeds. SOLUTION: The device and method for conversing a digital input signal to an analog signal at a different rate sampled comprises digital analog converters (DACA-DACD) to each digital input signal. Each digital-analog converter receives the digital input signal and a clock signal corresponding to the sampling rate of the received input signal. The device can receive a set of sample rate signals denoting the sampling rate to each digital input signal. A control router uses the corresponding clock signal and the sample rate signal for distributing each digital input signal to the corresponding digital-analog converters. A clock error signal routes the digital input signal to the DAC in the same way as the operation of the DAC. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供能够对具有两种或更多种不同采样速度的输入信号的多通道进行D / A转换的装置。 解决方案：用于将数字输入信号以不同速率采样的模拟信号转换的装置和方法包括数字模拟转换器（DACA-DACD）到每个数字输入信号。 每个数模转换器接收数字输入信号和对应于接收的输入信号的采样率的时钟信号。 该设备可以接收一组采样率信号，表示每个数字输入信号的采样率。 控制路由器使用对应的时钟信号和采样速率信号将每个数字输入信号分配给相应的数模转换器。 时钟误差信号以与DAC的操作相同的方式将数字输入信号传送到DAC。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2006050575A

公开(公告)日：2006-02-16

申请号：JP2005183681

申请日：2005-06-23

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： KANG CHANG YONG

IPC: H03M1/66 ,  G11B5/09 ,  H03H17/00 ,  H03H17/02

CPC classification number: H03H17/0219

Abstract: PROBLEM TO BE SOLVED: To provide an adaptive digital hysteresis technique which is not a conventional single fraction processing technique and generates a main value with 2 modes used so as to reduce a quantization error.
SOLUTION: There is a trip point to select a mode to determine which technique of two different techniques is used, a floor or a ceiling. A floor trip point and a ceiling trip point are generated based on an input signal value. The mode is changed when it is beyond a trip point of the other side mode and is not beyond a followed trip point of an existing mode. An output value of the technique has a lower error than the conventional fraction processing by the hysteresis technique.
COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种不是常规单分数处理技术的自适应数字滞后技术，并且使用两种模式产生主值以减少量化误差。

解决方案：有一个跳闸点选择一种模式来确定使用两种不同技术的技术，一个地板或天花板。 基于输入信号值产生地板跳闸点和天花板跳闸点。 当模式超出另一侧模式的跳闸点并且不超过现有模式的跟随跳闸点时，该模式被改变。 该技术的输出值比通过滞后技术的传统分数处理具有更低的误差。 版权所有（C）2006，JPO＆NCIPI

公开(公告)号：JP2017516389A

公开(公告)日：2017-06-15

申请号：JP2016562946

申请日：2015-04-10

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc. ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ダス、テヤスヴィ ,  エル． メランソン、ジョン ,  エル． メランソン、ジョン ,  タッカー、ジョン、シー． ,  フェイ、シャオファン

IPC: H03M1/68 ,  H03M3/02

CPC classification number: H03M1/002 ,  H03M1/0845 ,  H03M1/66 ,  H03M1/662 ,  H03M1/68 ,  H03M1/70 ,  H03M1/785 ,  H03M3/32 ,  H03M3/392 ,  H03M3/414 ,  H03M3/416 ,  H03M3/50

Abstract: 本開示の実施例によれば、処理システムは、第1の処理経路と第2の処理経路とを含む複数の処理経路と、デジタル/アナログ・ステージ出力と、コントローラとを含み得る。第1の処理経路は、デジタル入力信号を第1の中間アナログ信号に変換するための、高電力状態及び低電力状態で動作するように構成される第1のデジタル/アナログ変換器を含み得る。第2の処理経路は、デジタル入力信号を第2の中間アナログ信号に変換するための第2のデジタル/アナログ変換器を含み得る。デジタル/アナログ・ステージ出力は、第1の中間アナログ信号と第2の中間アナログ信号との和を含むアナログ信号を生成するように構成され得る。コントローラは、デジタル入力信号の大きさが閾値となる大きさを下回るとき、第1のデジタル/アナログ変換器を低電力状態で動作させるように構成され得る。

公开(公告)号：JP2008052901A

公开(公告)日：2008-03-06

申请号：JP2007261426

申请日：2007-10-04

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ZHU SHUANGXIA ,  SUPINO LOUIS ,  GRABA JIM ,  ROMANO PAUL

IPC: G11B7/085 ,  G11B21/08 ,  G11B7/09 ,  G11B21/10

CPC classification number: G11B7/08541 ,  G11B7/0901

Abstract: PROBLEM TO BE SOLVED: To provide an improved seek detector for an optical disk storage device, capable of generating a quadrature signal from a discrete-time TES signal and a discrete-time RF baseband signal.
SOLUTION: In the optical disk storage device wherein user data is demodulated from a light beam reflecting off data pits in tracks of an optical disk storage medium, a quadrature seek signal is generated indicative of the light beam crossing tracks of the optical disk during a seek operation. The quadrature seek signal is generated from a discrete-time tracking error signal (TES) and a discrete-time RF baseband signal. The discrete-time TES is generated according to the mode of operation, compact disk (CD) or digital video disk (DVD).
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 解决的问题：提供一种能够从离散时间TES信号和离散时间RF基带信号产生正交信号的用于光盘存储装置的改进的寻道检测器。 解决方案：在从光盘存储介质的轨道中反射数据凹坑的光束解调用户数据的光盘存储装置中，产生指示光束与光盘交叉轨迹的正交寻道信号 在寻求操作期间。 正交搜索信号由离散时间跟踪误差信号（TES）和离散时间RF基带信号产生。 离散时间TES根据操作模式，光盘（CD）或数字视频盘（DVD）生成。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2007059060A

公开(公告)日：2007-03-08

申请号：JP2006329950

申请日：2006-12-06

Applicant: Cirrus Logic Inc ,  シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： KATO KEISUKE

IPC: G11B20/10 ,  G11B27/10 ,  G06F3/06 ,  G11B7/00 ,  G11B7/0045 ,  G11B20/12 ,  G11B20/14 ,  G11B20/18 ,  G11B27/034 ,  G11B27/36

CPC classification number: G06F3/0601 ,  G06F2003/0692 ,  G11B20/10 ,  G11B20/1426 ,  G11B20/1833 ,  G11B27/034 ,  G11B27/36 ,  G11B2220/213 ,  G11B2220/218 ,  G11B2220/2545

Abstract: PROBLEM TO BE SOLVED: To provide a CD-R controller having a sufficient throughput performance and capable of generating a control signal at sufficient speed.
SOLUTION: The CD-R controller includes a buffer manager for receiving a command like a cue sheet, and sends the command to a micro-controller. The micro-controller generates instructions corresponding to each command by using information stored in a ROM. The buffer manager stores the instructions in a buffer and then sends the instructions to a CD-R formatter. The buffer manager then sends signal data corresponding to the instructions to a recording circuit. The CD-R formatter generates control signals to the recording circuit from the instructions. The control signals cause recording circuit to generate recording signals to a CD-R drive. The CD-R drive records the signal indicative of the signal data in response to the recording signals.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供具有足够的吞吐量性能并且能够以足够的速度产生控制信号的CD-R控制器。 解决方案：CD-R控制器包括缓冲管理器，用于接收诸如提示表的命令，并将该命令发送到微控制器。 微控制器通过使用存储在ROM中的信息来生成与每个命令相对应的指令。 缓冲区管理器将指令存储在缓冲区中，然后将指令发送到CD-R格式化程序。 然后，缓冲器管理器将对应于指令的信号数据发送到记录电路。 CD-R格式器从指令向记录电路生成控制信号。 控制信号使记录电路产生到CD-R驱动器的记录信号。 CD-R驱动器响应于记录信号记录指示信号数据的信号。 版权所有（C）2007，JPO＆INPIT