公开(公告)号：JP2009521115A

公开(公告)日：2009-05-28

申请号：JP2008546426

申请日：2006-12-19

Applicant: エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS ,  コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

Inventor： アルナル ヴィンセント ,  ゴッセ ローラン

IPC: H01L23/473 ,  H01L21/3205 ,  H01L21/822 ,  H01L23/52 ,  H01L27/04

CPC classification number: H01L23/473 ,  H01L21/7682 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本発明は、流体冷却チャネルを集積された集積回路デバイス、およびこうした集積回路デバイスを製造する方法に関するものである。 この方法は、絶縁層シーケンス内の電気相互接続部の横方向の所望位置、および流体冷却チャネル部の横方向の所望位置に凹部を形成するステップを備えている。 この絶縁層シーケンスの凹部内に金属充填物を堆積させて、流体冷却チャネル部内に電気相互接続部および犠牲的充填物を形成する。 その後に、この犠牲的金属充填物を、流体冷却チャネル部から選択的に除去する。

公开(公告)号：TW200746311A

公开(公告)日：2007-12-16

申请号：TW095138209

申请日：2006-10-17

Applicant: 意法半導體高羅爾斯2SAS股份有限公司 STMICROELECTRONICS CROLLES 2 SAS ,  意法半導體SA股份有限公司 STMICROELECTRONICS SA ,  NXP有限公司 NXP B. V.

Inventor： 馬克斯莫勒 MARKUS MULLER ,  艾力克斯恩卓.莫得特 ALEXANDRE MONDOT ,  巴斯卡.貝森 PASCAL BESSON

IPC: H01L

CPC classification number: H01L21/31111 ,  H01L21/823814 ,  H01L21/823835 ,  H01L29/66545

Abstract: 本發明係有關於一種裝置的製造方法,包括在前述裝置的第一部位內形成第一氧化矽層以及在前述裝置的第二部位內形成第二氧化矽層,將第一類不純物植入前述第一部位,將第二類不純物植入前述第二部位,對前述第一和第二部位進行一段時間的蝕刻,該段時間足以讓蝕刻除去前述第一氧化矽層,並保留至少一部份的前述第二氧化矽層。

Abstract in simplified Chinese: 本发明系有关于一种设备的制造方法,包括在前述设备的第一部位内形成第一氧化硅层以及在前述设备的第二部位内形成第二氧化硅层,将第一类不纯物植入前述第一部位,将第二类不纯物植入前述第二部位,对前述第一和第二部位进行一段时间的蚀刻,该段时间足以让蚀刻除去前述第一氧化硅层,并保留至少一部份的前述第二氧化硅层。

公开(公告)号：TW200723407A

公开(公告)日：2007-06-16

申请号：TW095143339

申请日：2006-11-23

Applicant: 聖微電子(克羅斯2)公司 STMICROELECTRONICS (CROLLES 2) SAS ,  寇尼克利凱菲利浦電子公司 KONINKLIJKE PHILIPS ELECTRONICS N.V.

Inventor： 馬克斯 慕勒 MULLER, MARKUS ,  亞歷山大 蒙杜特 MONDOT, ALEXANDRE ,  亞瑙德 波德巴斯魁 POUYDEBASQUE ARNAUD

IPC: H01L

CPC classification number: H01L29/4983 ,  H01L21/28105 ,  H01L21/823835 ,  H01L21/823842

Abstract: 本發明的積體電路包括至少一MOS電晶體(T),該MOS電晶體包含一閘極(GR),該閘極的底部係接觸該閘極氧化物。該底部沿著該等源極區與汲極區間的閘極的長度具有一不均勻的功函數(WFB、WFA),該功函數的數値在閘極的末端處係大於閘極的中央處。該閘極係在該中央處包括一第一材料(A),並且在其餘部份中包括一第二材料(B)。舉例來說,此配置係藉由舉例而言矽化作用而獲得者。

Abstract in simplified Chinese: 本发明的集成电路包括至少一MOS晶体管(T),该MOS晶体管包含一闸极(GR),该闸极的底部系接触该闸极氧化物。该底部沿着该等源极区与汲极区间的闸极的长度具有一不均匀的功函数(WFB、WFA),该功函数的数値在闸极的末端处系大于闸极的中央处。该闸极系在该中央处包括一第一材料(A),并且在其余部份中包括一第二材料(B)。举例来说,此配置系借由举例而言硅化作用而获得者。

公开(公告)号：TW200633216A

公开(公告)日：2006-09-16

申请号：TW094134627

申请日：2005-10-04

Applicant: 史特微電子柯羅里斯2股份有限公司 STMICROELECTRONICS CROLLES 2 SAS ,  皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V.

Inventor： 馬克斯 孟勒 ,  班諾 福門特

IPC: H01L

CPC classification number: H01L21/28026 ,  H01L29/665

Abstract: 本發明係一種閘結構及其製造方法，係一具有閘極的金屬氧化物半導體(MOS)電晶體，該閘極依序包括一道絕緣層，一道金屬矽化物層，一道導電封裝材料層，和一道多晶矽層。

Abstract in simplified Chinese: 本发明系一种闸结构及其制造方法，系一具有闸极的金属氧化物半导体(MOS)晶体管，该闸极依序包括一道绝缘层，一道金属硅化物层，一道导电封装材料层，和一道多晶硅层。

公开(公告)号：TW200721379A

公开(公告)日：2007-06-01

申请号：TW095124265

申请日：2006-07-04

Applicant: 意法半導體(克霍勒2廠)公司 STMICROELECTRONICS(CROLLES 2) SAS ,  皇家飛利浦電子股份有限公司 KONINKLIJKE PHILIPS ELECTRONICS N.V.

Inventor： 托雷斯 傑昆 TORRES, JOAQUIN ,  戈塞特 洛朗特 喬治 GOSSET, LAURENT-GEORGES

IPC: H01L

CPC classification number: H01L21/7682

Abstract: 本發明是關於使用硬罩幕襯的特性來阻止移除劑的擴散以避免在內連線堆疊的特定區域中形成氣洞。本發明方法包括:在IC內連線堆疊的表面上定義出一部分,以作為氣洞引入的特定區域,且所述定義部分是小於基質之表面;在內連線堆疊中產生至少一個金屬線路並且沈積至少一內連線層,其中內連線層包括犧牲材料與可滲透材料;定義出圍繞所述定義部分的至少一個溝渠區域並且形成至少一個溝渠;沈積硬罩幕層以覆蓋溝渠;以及在基質之表面的所述定義部分下方藉由使用移除劑來形成至少一個氣洞,其中移除劑是用以移除犧牲材料,而可滲透材料可抵抗移除劑。

Abstract in simplified Chinese: 本发明是关于使用硬罩幕衬的特性来阻止移除剂的扩散以避免在内连接堆栈的特定区域中形成气洞。本发明方法包括:在IC内连接堆栈的表面上定义出一部分,以作为气洞引入的特定区域,且所述定义部分是小于基质之表面;在内连接堆栈中产生至少一个金属线路并且沉积至少一内连接层,其中内连接层包括牺牲材料与可渗透材料;定义出围绕所述定义部分的至少一个沟渠区域并且形成至少一个沟渠;沉积硬罩幕层以覆盖沟渠;以及在基质之表面的所述定义部分下方借由使用移除剂来形成至少一个气洞,其中移除剂是用以移除牺牲材料,而可渗透材料可抵抗移除剂。

公开(公告)号：JP2015061076A

公开(公告)日：2015-03-30

申请号：JP2014188882

申请日：2014-09-17

Applicant: コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ ,  Commissariat A L'energie Atomique Et Aux Energies Alternatives ,  コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ ,  エス テ マイクロエレクトロニクス エス アー ,  St Microelectronics Sa ,  エス テ マイクロエレクトロニクス エス アー ,  エス テ マイクロエレクトロニクス クロル 2 エス アー エス ,  Stmicroelectronics Crolles 2 Sas ,  エス テ マイクロエレクトロニクス クロル 2 エス アー エス

Inventor： MONFRAY STEPHANE ,  SANDRINE LHOSTIS ,  CHRISTOPHE MAITRE ,  OLGA KOKSHAGINA ,  PHILIPPE CORONEL

IPC: H01L23/34

CPC classification number: H05K1/0203 ,  F28D9/0062 ,  F28F27/02 ,  H01L23/473 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 【課題】局所的に冷却能力を向上させることができる冷却装置を提供する。【解決手段】集積回路チップを冷却する冷却装置は、第1基板201と、熱膨張率の異なる物質からなる層205及び207の積層体を介して、前記第1基板201に積層された第2基板203と、前記第1基板201に形成された複数の溝209が互いに接続されてなる第1ネットワーク、及び前記第2基板203に形成された複数の溝211が互いに接続されてなる第2ネットワークを有するマイクロパイプネットワークと、2層構造の弁体221を有するバルブ218とを備え、前記マイクロパイプネットワークの一部は、前記バルブ218を介して接続先に接続されている。【選択図】図2D

Abstract translation: 要解决的问题：提供一种能够局部地提高其冷却性能的冷却装置。解决方案：用于冷却集成电路芯片的冷却装置包括：第一基板201; 通过由具有不同热膨胀系数的材料构成的层205和207堆叠在第一基板201上的第二基板203; 具有第一网络的微管网络，其中形成在第一基板201中的多个槽209彼此连接，第二网络中形成有第二基板203中的多个槽211彼此连接; 以及具有两层结构的阀元件221的阀门218。 微管网络的一部分通过阀218连接到连接目的地。

公开(公告)号：JP2014505966A

公开(公告)日：2014-03-06

申请号：JP2013543679

申请日：2011-12-12

Applicant: エスティマイクロエレクトロニクス エスエー ,  エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS

Inventor： パスカル マゾワイエール ,  オマール ハリマウィ

IPC: H01M8/16 ,  H01M8/00 ,  H01M8/02

CPC classification number: H01M8/16 ,  H01G11/52 ,  H01G11/78 ,  H01M8/1097 ,  H05K5/02 ,  Y02E60/13 ,  Y02E60/521 ,  Y02E60/527

Abstract: パッケージであって、シリコンから成る第１の要素（１０）と多孔質シリコンから成る第２の要素（２０）とを備える本体（１）と、多孔質シリコンに設けられる少なくとも１つの第１のキャビティ（３１）と、前記少なくとも１つの第１のキャビティ（３１）の少なくとも１つの内壁の少なくとも１つの部分（３１０）に電気的に結合される第１の導電接点領域（４１）と、前記少なくとも１つの第１のキャビティ（３１）の内壁とは異なる前記第２の要素（２０）の一部分（３２０）に電気的に結合される第２の導電接点領域（４２）とを有し、２つの接点領域（４１，４２）が互いに電気的に絶縁される、パッケージ。

公开(公告)号：JP5221909B2

公开(公告)日：2013-06-26

申请号：JP2007217316

申请日：2007-08-23

Applicant: アイメックImec ,  エステーミクロエレクトロニクス (クロール 2) ソシエテ パール アクシオン サンプリフィエSTMicroelectronics (Crolles 2) SAS

Inventor： ダミアン・ルノーブル

IPC: H01L21/336 ,  H01L21/265 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L21/26586 ,  H01L29/66803 ,  H01L29/785

公开(公告)号：JP2009519589A

公开(公告)日：2009-05-14

申请号：JP2008544824

申请日：2006-12-07

Applicant: エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS ,  コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

Inventor： パイデュバスク、アルノー ,  ミュラー、マーカス ,  モンド、アレクサンドル

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L29/4983 ,  H01L21/28105 ,  H01L21/823835 ,  H01L21/823842

Abstract: 【課題】短チャネル効果を抑制するＭＯＳトランジスタおよびその製造方法を提供する。
【解決手段】集積回路がゲート酸化膜に接触する底部を持つゲートを有する少なくとも１つのＭＯＳトランジスタを備える。 該底部は、ソース領域とドレイン領域との間のゲートの長さに沿った不均一な仕事関数を有し、該ゲートの端部における該仕事関数の値は、該ゲートの中央部における該仕事関数の値より大きい。 ゲートは、該中央部において第１の材料を含み、残りの部分において第２の材料を含む。 このような構成は、例えばシリサイド化によって得られる。
【選択図】図１

公开(公告)号：JP2007036257A

公开(公告)日：2007-02-08

申请号：JP2006203309

申请日：2006-07-26

Applicant: Stmicroelectronics Crolles 2 Sas ,  エス テ マイクロエレクトロニクス クロル 2 エス アー エス

Inventor： VILLARET ALEXANDRE ,  MAZOYER PASCALE ,  RANICA ROSSELLA

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L29/7841 ,  H01L29/1075

Abstract: PROBLEM TO BE SOLVED: To improve reading sensitivity in a memory cell having one MOS transistor formed in a floating body area whose lower surface is insulated by bonding.
SOLUTION: An area 41 having the same conductive type as the floating body area 1 and doped at density higher than the floating body area 1 is arranged under a drain area 10 of the MOS transistor. Consequently effective channel width between a source 9 and the drain 10 is increased, and thereby a reading current to a fixed gate voltage is reduced.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：为了提高在下表面通过接合绝缘的浮动体区域中形成的一个MOS晶体管的存储单元的读取灵敏度。 解决方案：具有与浮动体区域1相同的导电类型并且以高于浮体区域1的浓度掺杂的区域41布置在MOS晶体管的漏极区域10的下方。 因此，源9和漏极10之间的有效沟道宽度增加，从而降低到固定栅极电压的读取电流。 版权所有（C）2007，JPO＆INPIT