-
公开(公告)号：CN110675897A
公开(公告)日：2020-01-10
申请号：CN201910102897.1
申请日：2019-01-31
Applicant: 三星电子株式会社
IPC: G11C5/06 , H01L25/065
Abstract: 可以提供一种半导体封装，包括：第一主从状态电路，被配置为独立于第二主从状态电路存储第一信号或第二信号中的一个，响应于从第一初始化电路接收到第一初始信号而存储第一信号；第二主从状态电路，被配置为存储第一信号或第二信号中的一个，响应于从第二初始化电路接收到第二初始信号而存储第一信号；第一初始化电路，被配置为向第一主从状态电路提供第一初始信号；第二初始化电路，被配置为向第二主从状态电路提供第二初始信号；以及第一主从确定电路，连接到第二主从状态电路，第一主从确定电路被配置为向第二主从状态电路提供第二信号。
-
公开(公告)号：CN109390024A
公开(公告)日：2019-02-26
申请号：CN201810641833.4
申请日：2018-06-21
Applicant: 三星电子株式会社
CPC classification number: G06F3/0632 , G06F3/0604 , G06F3/0659 , G06F3/0673 , G06F13/1689 , G11C29/028 , G11C29/50012
Abstract: 一种存储器装置，包含配置为检查信号传输路径的状态的路径状态检查电路，每个信号传输路径包含存储器装置的数据传输路径和时钟传输路径。路径状态检查电路包含采样电路和管理电路，该采样电路配置为通过使用已经通过数据传输路径的模式数据和已经通过时钟传输路径的时钟信号来进行采样操作并产生采样数据，该管理电路配置为产生采样数据与模式数据的比较，并且基于比较的结果来管理指示是否要进行存储器装置的重新训练操作的检查结果信息。
-
公开(公告)号：CN120071980A
公开(公告)日：2025-05-30
申请号：CN202411579552.2
申请日：2024-11-07
Applicant: 三星电子株式会社
IPC: G11C5/02 , H10B80/00 , G11C11/401
Abstract: 公开了一种半导体存储器装置，并且所述半导体存储器装置包括：第一芯片，包括：单元区域，包括存储器单元；和虚设区域，包括虚设单元晶体管；以及第二芯片，包括被配置为控制存储器单元的操作的核心电路和外围电路，第一芯片和第二芯片沿着竖直方向叠置。第一芯片的虚设区域可以包括至少一个可变电阻器，所述至少一个可变电阻器包括虚设单元晶体管。
-
公开(公告)号：CN119495329A
公开(公告)日：2025-02-21
申请号：CN202411128594.4
申请日：2024-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括至少一个存储体，该至少一个存储体至少包括沿字线方向设置的第一子存储体和第二子存储体。第一子存储体可以包括与多条第一字线连接并存储正常数据的正常数据区域，第二子存储体可以包括与多条第二字线连接并存储与正常数据相对应的元数据的元数据区域，多条第一字线可以与多条第二字线相匹配以形成多个字线对，并且第一子存储体和第二子存储体可以共享行锤区域，该行锤区域存储对多个字线对的访问次数。
-
公开(公告)号：CN117971737A
公开(公告)日：2024-05-03
申请号：CN202410076666.9
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
-
Patent Agency Ranking
公开(公告)号：CN109753456B
公开(公告)日：2024-01-30
申请号：CN201810933069.8
申请日：2018-08-16
Applicant: 三星电子株式会社
Abstract: 一种存储器器件包括：第一存储器芯片，其包括第一裸芯上终止电路ODT，该第一裸芯上终止电路包括第一ODT电阻器；第二存储器芯片，其包括第二裸芯上终止电路ODT，该第二裸芯上终止电路包括第二ODT电阻器；至少一个接收至少一个芯片使能信号的芯片使能信号引脚，其中该至少一个芯片使能信号选择性地使能第一存储器芯片和第二存储器芯片中的至少一个；以及被共同连接到第一存储器芯片和第二存储器芯片的ODT引脚，其接收ODT信号，其中该ODT信号定义了针对第一ODT电路和第二ODT电路中的至少一个的使能时段，并且响应于该ODT信号和该至少一个芯使能信号，使能第一ODT电阻器和第二ODT电阻器中的一个以终止由第一存储器芯片和第二存储器芯片中的至少一个接收的信号。
-
公开(公告)号：CN107424643B
公开(公告)日：2022-12-06
申请号：CN201710300843.7
申请日：2017-05-02
Applicant: 三星电子株式会社
Abstract: 提出了一种单端读出放大器以及包括该单端读出放大器的存储器设备。读出和放大存储单元的数据的读出放大器可以包括：预充电电路，采用电源电压来对连接到存储单元并且提供读出电压的数据线以及提供参考电压的参考线进行预充电；参考电压生成电路，通过基于参考电流对参考线放电来生成参考电压，并且基于存储单元的数据来调整参考电流的量；以及比较器，比较读出电压和参考电压并且输出比较结果作为存储单元的数据。
-
公开(公告)号：CN113517880A
公开(公告)日：2021-10-19
申请号：CN202110016142.7
申请日：2021-01-07
Applicant: 三星电子株式会社
Abstract: 提供了包括延迟补偿电路的半导体装置。所述半导体装置包括：内部时钟产生电路，被配置为产生内部时钟；多个单元电路，被配置为具有第一单元电路和第二单元电路，第一单元电路和第二单元电路在与内部时钟同步时进行操作；多个传送电路，包括第一传送电路和第二传送电路，第一传送路径被配置为提供具有第一延迟时间的第一传送路径，第二传送电路被配置为提供具有与第一延迟时间不同的第二延迟时间的第二传送路径；以及延迟补偿电路，被配置为：将通过第一传送路径输入到第一单元电路的第一时钟与通过第二传送路径输入到第二单元电路的第二时钟进行比较，并且调整第二延迟时间，使得调整后的第二延迟时间与第一延迟时间匹配。
-
公开(公告)号：CN109754838A
公开(公告)日：2019-05-14
申请号：CN201811212371.0
申请日：2018-10-10
Applicant: 三星电子株式会社
CPC classification number: G11C16/26 , G11C16/0483 , G11C16/30 , G11C16/32
Abstract: 非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
-
公开(公告)号：CN108986860A
公开(公告)日：2018-12-11
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
-
-
-
-
-
-
-
-
-
Search Results
41
records
(took 0.04 seconds)
