-
公开(公告)号：CN101106140A
公开(公告)日：2008-01-16
申请号：CN200710129103.8
申请日：2007-07-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: G11C16/0483 , G11C16/3427
Abstract: 一种非易失性存储器件可以包括：半导体衬底，该半导体衬底包括在其表面的有源区；在该有源区上的第一存储单元串；以及在该有源区上的第二存储单元串。该第一存储单元串可以包括与在该第一接地选择线和第一串选择线之间的有源区相交叉的第一多个字线，以及在该第一多个字线的相邻字线之间可以提供几乎相同的第一间隔。该第二存储单元串可以包括与在该第二接地选择线和第二串选择线之间的有源区相交叉的第二多个字线，以及在该第二多个字线的相邻字线之间可以提供几乎相同的第一间隔。而且，该第一接地选择线可以在该第二接地选择线和该第一多个字线之间，以及该第二接地选择线可以在第一接地选择线和该第二多个字线之间。而且，在该第一和第二接地选择线之间的部分有源区可以没有字线，以及在该第一和第二接地选择线之间的第二间隔可以大于第一间隔至少约3倍。还论述了相关方法。
-
公开(公告)号：CN1877738A
公开(公告)日：2006-12-13
申请号：CN200610092361.9
申请日：2006-06-01
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/413 , G11C11/4193
CPC classification number: H01L27/115 , H01L27/105 , H01L27/1052
Abstract: 在一个方面，提供包括数据块的半导体器件，该数据块包括M条标号为{0，1，2，…n，n+1，…，m－1，m}的平行并连续地排列的数据线，其中M、n和m是正整数，并且其中n＜m，并且M＝m+1，以及分别位于数据块的相对侧上的第一解码器区和第二解码器区。M条数据线中的第一数据线组从数据块延伸到第一解码器区，并且M条数据线中的第二数据线组从数据块延伸到第二解码器区。第一数据线组包括数据线{0，1，2，…n}中的偶数编号的数据线，和数据线{n+1，…，m－1，m}中的奇数编号的数据线，以及第二数据线组包括数据线{0，1，2，…n}中的奇数编号的数据线，和数据线{n+1，…，m－1，m}中的偶数编号的数据线。
-
公开(公告)号：CN1738053A
公开(公告)日：2006-02-22
申请号：CN200510088510.X
申请日：2005-08-02
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L27/105 , H01L29/78 , H01L21/8247 , H01L21/8239 , H01L21/336
CPC classification number: H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11524 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体存储器，包括在其中具有沟槽的半导体衬底。在邻近沟槽的衬底表面上形成第一和第二栅图形，各个栅图形在沟槽的各个相对侧边上。在第一栅图形和第二栅图形之间的衬底内形成分裂的源/漏区，以便分裂源/漏区被沟槽分开。分裂源/漏区包括第一栅图形和沟槽之间的第一源/漏子区域以及在第二栅图形和沟槽之间并与第一源/漏子区域隔开的第二源/漏子区域。在衬底内形成连接区，连接区围绕沟槽从第一源/漏子区域至第二源/漏子区域延伸。还论述了相关方法。
-
公开(公告)号：CN1518089A
公开(公告)日：2004-08-04
申请号：CN200410001967.8
申请日：2004-01-16
Applicant: 三星电子株式会社
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11526 , H01L27/11543
Abstract: 本发明提供制造具有多栅极绝缘层的半导体装置的方法以及由此制造的半导体装置。该方法包括在半导体衬底的第一区域和第二区域分别形成垫绝缘层和初始高电压栅极绝缘层。穿过垫绝缘层并掩埋在半导体衬底中的第一隔离层被形成以定义第一区域中的第一有源区，而穿过初始高电压绝缘层并掩埋在半导体衬底中的第二隔离层被形成以定义第二区域中的第二有源区。随后垫绝缘层被去除以露出第一有源区。低电压绝缘层形成在露出的第一有源区上。因此，可以使得在去除垫绝缘层以便在邻近第一隔离层的有源区上形成低电压栅极绝缘层的过程中形成在第一隔离层边缘处的凹陷区域(凹槽区域)的深度被最小化，并且它能够防止凹槽区域形成在第二隔离层的边缘处。
-
-
Patent Agency Ranking
公开(公告)号：CN101740127B
公开(公告)日：2015-01-21
申请号：CN200910206438.4
申请日：2009-11-12
Applicant: 三星电子株式会社
IPC: G11C16/10
CPC classification number: G11C16/10 , G11C11/5628 , G11C16/0483 , G11C16/3418 , G11C16/3427
Abstract: 一种非易失性存储器件的编程方法，包括：根据要被编程的数据来浮置被选择存储单元的沟道；以及驱动被选择存储单元和未选择存储单元的字线，以在被选择存储单元和未选择存储单元之间产生栅致漏极泄漏。
-
公开(公告)号：CN1909111B
公开(公告)日：2010-12-01
申请号：CN200610008628.1
申请日：2006-02-20
Applicant: 三星电子株式会社
CPC classification number: G11C11/5671
Abstract: 此处，公开了一种电荷捕获型三电平非易失性半导体存储器器件及其驱动方法。该电荷捕获型三电平非易失性半导体存储器器件包括：存储器阵列，所述存储器阵列包括多个存储器元件，每一存储器元件能够依据电流的方向把数据存储在至少两个电荷捕获区中；以及页缓冲器，驱动其而把3个数据位映射至两个电荷捕获区的阈值电压组。该电荷捕获型非易失性存储器器件具有电荷捕获区，每个电荷捕获区存储1.5个数据位。即，单个的存储器元件具有用于存储3个数据位的电荷捕获区，从而改善了器件的集成度，同时维持了在编程和读取操作期间的较高的操作速度。
-
公开(公告)号：CN101751997A
公开(公告)日：2010-06-23
申请号：CN200910226570.1
申请日：2009-11-25
Applicant: 三星电子株式会社
CPC classification number: G11C16/16 , G11C16/0483 , G11C16/10
Abstract: 一种快闪存储器件，包括：本体区域；第一到第n存储单元晶体管，在所述本体区域上被排列成行；第一到第n字线，分别与所述第一到第n存储单元晶体管的栅极连接；第一虚拟单元晶体管，与所述第一存储单元晶体管连接；第一虚拟字线，与所述第一虚拟单元晶体管的栅极连接；第一选择晶体管，与所述第一虚拟晶体管连接，第一选择线，与所述第一选择晶体管的栅极连接；电压控制单元，与所述第一选择线连接，所述电压控制单元被适配成在用于擦除所述第一到第n存储单元晶体管的擦除模式中向所述第一选择线输出一低于施加到所述本体区域的电压的电压。
-
公开(公告)号：CN101615618A
公开(公告)日：2009-12-30
申请号：CN200910149282.0
申请日：2009-06-12
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/788 , H01L29/06 , H01L21/8247 , H01L21/762 , H01L21/31
CPC classification number: H01L27/11573 , H01L27/11526 , H01L27/11546 , H01L27/11592 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种集成电路及其制作方法、固态存储器模块和计算机系统。一种集成电路包括闪速存储器单元和外围电路，该外围电路包括低电压晶体管(LVT)和高电压晶体管(HVT)。该集成电路包括隧道阻障层，该隧道阻障层包括SiON、SiN或其他高k材料。隧道阻障层可以包括HVT的栅极电介质的一部分。隧道阻障层可以构成HVT的完整的栅极电介质。在浅槽隔离(STI)之间或者在STI之上可以形成对应的隧道阻障层。因此，可以提高驱动器芯片IC的制造效率。
-
公开(公告)号：CN101441893A
公开(公告)日：2009-05-27
申请号：CN200810177916.9
申请日：2008-11-21
Applicant: 三星电子株式会社
CPC classification number: G11C16/0483 , G11C16/16
Abstract: 抑制寄生电荷积累的非易失性存储器件及其操作方法。操作电荷俘获非易失性存储器件的方法包括：通过选择性擦除第一串中第一多个非易失性存储单元以及随后选择性擦除第一串中第二多个非易失性存储单元来擦除第一串非易失性存储单元的操作，第二多个非易失性存储单元与第一多个非易失性存储单元交替。选择性擦除第一多个非易失性存储单元的操作可包括在抑制擦除第二多个非易失性存储单元的阻断条件下，在偏置第二多个非易失性存储单元的同时，擦除第一多个非易失性存储单元。选择性擦除第二多个非易失性存储单元的操作可包括在抑制擦除第一多个非易失性存储单元的阻断条件下，在偏置第一多个非易失性存储单元的同时，擦除第二多个非易失性存储单元。
-
-
-
-
-
-
-
-
-
Search Results
66
records
(took 0.038 seconds)
