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公开(公告)号：CN114597253A
公开(公告)日：2022-06-07
申请号：CN202111478685.7
申请日：2021-12-06
Applicant: 三星电子株式会社
IPC: H01L29/10 , H01L29/423 , H01L29/417 , H01L29/78
Abstract: 一种半导体装置，其包括具有与对应的硅锗衬垫对齐并且填充有掺杂的半导体源极和漏极区的源极和漏极凹部的衬底。设置了堆叠的多个半导体沟道层，它们在衬底内通过在硅锗衬垫之间横向地延伸的对应的埋置的绝缘栅电极区彼此竖直地分离。绝缘栅电极设置在多个半导体沟道层中的最上面的一个上。硅锗衬垫可掺杂有碳。
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公开(公告)号：CN112018179A
公开(公告)日：2020-12-01
申请号：CN202010096134.3
申请日：2020-02-17
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L27/088 , H01L21/336
Abstract: 提供一种半导体器件及其制造方法。所述半导体器件包括：沟道图案，所述沟道图案包括堆叠在衬底上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖沟道图案的顶表面和侧表面并沿第一方向延伸，并且包括位于第一半导体图案与第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖栅电极的侧表面，并且包括暴露沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案位于栅极间隔物的侧部，并且通过开口与沟道图案接触，所述第一源极/漏极图案包括：在第一栅极段的高度处并且在开口的中心处的侧壁中心厚度；以及在第一栅极段的高度处并且在开口的边缘处的侧壁边缘厚度，侧壁边缘厚度为侧壁中心厚度的约0.7至1倍。
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公开(公告)号：CN120076319A
公开(公告)日：2025-05-30
申请号：CN202411583640.X
申请日：2024-11-07
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种制造半导体存储器件的方法包括：在基板上形成包括沟道图案的沟道结构；在沟道结构上形成包括半导体材料和金属的合金的硅化物材料层，该金属包括共晶成分；在沟道结构和硅化物材料层之间形成牺牲半导体层，并形成围绕牺牲半导体层的模层；通过去除牺牲半导体层形成电容器孔；形成填充电容器孔的下电极；去除模层；形成覆盖下电极的表面的电容器电介质层；以及形成覆盖电容器电介质层的上电极。
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公开(公告)号：CN111192923B
公开(公告)日：2024-11-12
申请号：CN201910489544.1
申请日：2019-06-06
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/08 , H01L21/336
Abstract: 提供了一种半导体器件，该半导体器件包括：有源区，限定在基底中；至少一个沟道层，在有源区上；栅电极，与有源区交叉，在有源区上，并围绕所述至少一个沟道层；以及成对的源极/漏极区，与栅电极的两侧相邻，在有源区上，并与所述至少一个沟道层接触，其中，成对的源极/漏极区包括选择性外延生长(SEG)层，以及成对的源极/漏极区中的每个在第一方向上的最大宽度是有源区在第一方向上的宽度的1.3倍或者更小。
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公开(公告)号：CN117766395A
公开(公告)日：2024-03-26
申请号：CN202311215576.5
申请日：2023-09-20
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78
Abstract: 在一种制造半导体器件的方法中，对衬底执行第一选择性外延生长(SEG)工艺以形成第一沟道。执行第一蚀刻工艺以形成穿过所述第一沟道和所述衬底的上部的第一凹陷。所述第一沟道的由所述第一凹陷暴露的侧壁相对于所述衬底的上表面倾斜。执行第二SEG工艺以在所述衬底的表面和所述第一沟道的由所述第一凹陷暴露的所述侧壁上形成第二沟道。形成栅极结构以填充所述第一凹陷。在所述衬底的与所述栅极结构相邻的上部处形成杂质区。
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Patent Agency Ranking
公开(公告)号：CN109786334B
公开(公告)日：2023-11-07
申请号：CN201811324293.3
申请日：2018-11-08
Applicant: 三星电子株式会社
IPC: H01L21/8238
Abstract: 提供了一种半导体器件及其形成方法。该方法可以将掺杂剂注入到衬底中以形成初始杂质区并加热衬底以将初始杂质区转换成杂质区。加热衬底可以在约800℃至约950℃的环境温度下执行约20分钟至约50分钟。该方法还可以包括在杂质区中形成第一沟槽和第二沟槽以限定有源鳍，以及分别在第一沟槽和第二沟槽中形成第一隔离层和第二隔离层。第一隔离层和第二隔离层可以暴露有源鳍的相反侧。该方法还可以包括形成在有源鳍的相反侧和上表面上延伸的栅极绝缘层，以及形成横越有源鳍的栅电极。
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公开(公告)号：CN114664820A
公开(公告)日：2022-06-24
申请号：CN202111256976.1
申请日：2021-10-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234 , H01L29/06
Abstract: 一种集成电路(IC)器件包括在衬底上在第一横向方向上纵长地延伸的鳍型有源区。纳米片在垂直方向上与鳍型有源区的鳍顶表面分开。内绝缘间隔物位于衬底与纳米片之间。栅极线包括主栅极部分和子栅极部分。主栅极部分在纳米片上在第二横向方向上纵长地延伸。子栅极部分一体地连接至主栅极部分，并且位于衬底与纳米片之间。源极/漏极区与内绝缘间隔物和纳米片接触。源极/漏极区包括单晶半导体主体和从内绝缘间隔物穿过单晶半导体主体线性地延伸的至少一个下堆垛层错面。
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公开(公告)号：CN109786334A
公开(公告)日：2019-05-21
申请号：CN201811324293.3
申请日：2018-11-08
Applicant: 三星电子株式会社
IPC: H01L21/8238
Abstract: 提供了一种半导体器件及其形成方法。该方法可以将掺杂剂注入到衬底中以形成初始杂质区并加热衬底以将初始杂质区转换成杂质区。加热衬底可以在约800℃至约950℃的环境温度下执行约20分钟至约50分钟。该方法还可以包括在杂质区中形成第一沟槽和第二沟槽以限定有源鳍，以及分别在第一沟槽和第二沟槽中形成第一隔离层和第二隔离层。第一隔离层和第二隔离层可以暴露有源鳍的相反侧。该方法还可以包括形成在有源鳍的相反侧和上表面上延伸的栅极绝缘层，以及形成横越有源鳍的栅电极。
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公开(公告)号：CN117995837A
公开(公告)日：2024-05-07
申请号：CN202311449834.6
申请日：2023-11-02
Applicant: 三星电子株式会社
IPC: H01L27/06
Abstract: 一种半导体器件包括：衬底；第一有源图案，其设置在所述衬底上；第二有源图案，其堆叠在所述第一有源图案上；第一栅极结构，其延伸以与所述第一有源图案和所述第二有源图案相交；第二栅极结构，其与所述第一栅极结构间隔开，并且延伸以与所述第一有源图案和所述第二有源图案相交；第一外延图案，其介于所述第一栅极结构与所述第二栅极结构之间，并且连接到所述第一有源图案；第二外延图案，其介于所述第一栅极结构与所述第二栅极结构之间，并且连接到所述第二有源图案；绝缘图案，其介于所述第一外延图案与所述第二外延图案之间；和半导体膜，其介于所述绝缘图案与所述第二外延图案之间，所述半导体膜沿着所述绝缘图案的顶表面延伸。
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公开(公告)号：CN110137137B
公开(公告)日：2023-12-05
申请号：CN201910103231.8
申请日：2019-02-01
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L29/78
Abstract: 一种集成电路半导体器件包括：第一区域，具有第一有源图案，该第一有源图案具有第一突出部分和第一凹陷部分；以及第二区域，具有第二有源图案，该第二有源图案具有第二突出部分和第二凹陷部分。第一栅极图案在第一突出部分上。第二栅极图案在第二突出部分上。第一源极/漏极区域在第一有源图案的第一凹陷部分之一上且在第一栅极图案中的两个之间。第一源极/漏极区域在其上部具有第一增强外延层。第二源极/漏极区域在第二有源图案的第二凹陷部分之一上且在第二栅极图案中的两个之间。第二源极/漏极区域具有第二增强外延层，该第二增强外延层具有与第一增强外延层的第一外延生长表面不同地成形的外延生长表面。
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