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公开(公告)号：CN116156888A
公开(公告)日：2023-05-23
申请号：CN202211141107.9
申请日：2022-09-20
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器装置、包括非易失性存储器装置的存储装置及其制造方法。所述非易性存储器装置包括：第一基底，包括包含从三维(3D)存储器单元阵列的多条字线之中选择一条字线的行解码器的第一外围电路区域；以及第二基底，包括第二外围电路区域和单元区域，第二外围电路区域包括从3D存储器单元阵列的多条位线之中选择至少一条位线的页缓冲器单元，单元区域包括形成在第二外围电路区域中的3D存储器单元阵列。3D存储器单元阵列通过将第二基底竖直堆叠在第一基底上并将第二基底接合到第一基底而设置在第一外围电路区域与第二外围电路区域之间。
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公开(公告)号：CN116110473A
公开(公告)日：2023-05-12
申请号：CN202211375832.2
申请日：2022-11-04
Applicant: 三星电子株式会社
Abstract: 公开一种存储器装置、存储器系统和操作存储器系统的方法。所述操作存储器系统的方法包括：在存储器装置中，将存储在页缓冲器电路中的K个逻辑页编程到存储器单元阵列中；在经过第一延迟时间之后，从存储器装置将编程到存储器单元阵列中的K个逻辑页读取到页缓冲器电路中；在存储器控制器中，将N‑K个逻辑页发送到存储器装置；以及在存储器装置中，基于读取的K个逻辑页和N‑K个逻辑页，将N个逻辑页编程到存储器单元阵列中，其中，K是正整数，并且N是大于K的正整数。
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公开(公告)号：CN115620785A
公开(公告)日：2023-01-17
申请号：CN202210807153.1
申请日：2022-07-07
Applicant: 三星电子株式会社
IPC: G11C16/26
Abstract: 一种非易失性存储(NVM)器件包括多个存储块和接收特定命令和地址的控制逻辑。控制逻辑可以响应于地址对与多个存储块中的所选择的块的字线之一连接的存储单元执行基于单元计数的动态读取(CDR)操作。控制逻辑包括单元计数比较电路，其被配置为：(1)根据CDR操作将多个状态中的最高编程状态的第一单元计数值与至少一个参考值进行比较，以及(2)将多个状态中的擦除状态的第二单元计数值与该至少一个参考值进行比较。另外，控制逻辑包括读取电平选择器，其被配置为根据单元计数比较电路的比较结果来选择读取电平偏移。
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Patent Agency Ranking
公开(公告)号：CN116343870A
公开(公告)日：2023-06-27
申请号：CN202211052693.X
申请日：2022-08-31
Applicant: 三星电子株式会社
Abstract: 提供了存储装置和操作存储装置的方法。所述存储装置包括非易失性存储器装置和用于控制非易失性存储器装置的操作的存储控制器。存储控制器将与将要被编程的数据相关的编程操作分配为第一编程操作和第二编程操作中的一个，控制非易失性存储器装置对第一存储器块执行第一编程操作、并对至少一个第二存储器块执行第二编程操作，并且控制非易失性存储器装置选择对处于擦除状态的第三存储器块的第一编程操作和对第二存储器块的第二编程操作中的一个、并在对第一存储器块的第一编程操作被完成之后执行选择的编程操作。
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公开(公告)号：CN115952027A
公开(公告)日：2023-04-11
申请号：CN202210882852.2
申请日：2022-07-26
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 一种存储设备，包括非易失性存储器件和被配置为控制非易失性存储器件的存储控制器。非易失性存储器件包括存储单元阵列，该存储单元阵列包括堆叠在衬底上的多条字线、设置在多个沟道孔中的多个存储单元、以及将多条字线划分为多个存储块的字线切割区。存储控制器将多个目标存储单元分组为外部单元和内部单元。存储控制器包括纠错码(ECC)解码器，该ECC解码器被配置为通过在对多个目标存储单元的读取操作期间获得外部单元比特和内部单元比特，并将不同的对数似然比(LLR)值应用于外部单元比特和内部单元比特来执行ECC解码操作。
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公开(公告)号：CN115910158A
公开(公告)日：2023-04-04
申请号：CN202210526718.9
申请日：2022-05-16
Applicant: 三星电子株式会社
Abstract: 提供了一种存储装置，所述存储装置包括NAND闪速存储器装置、辅助存储器装置和用于控制NAND闪速存储器装置和辅助存储器装置的存储控制器。存储控制器包括处理器、纠错码(ECC)引擎和存储器接口。处理器执行加载到片上存储器上的闪速转换层(FTL)。ECC引擎基于与NAND闪速存储器装置的目标页相关的目标存储器区域的错误属性来生成用于要存储在目标页中的用户数据的第一奇偶位，并且在处理器的控制下针对用户数据选择性地生成附加奇偶位。存储器接口将用户数据和第一奇偶位发送到NAND闪速存储器装置，并且选择性地将附加奇偶位发送到辅助存储器装置。
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公开(公告)号：CN115734619A
公开(公告)日：2023-03-03
申请号：CN202210915860.2
申请日：2022-08-01
Applicant: 三星电子株式会社
Abstract: 使用晶片到晶片键合的三维(3D)存储装置被公开。在所述存储装置中，第一芯片与第二芯片晶片键合，第一芯片包括外围电路区，外围电路区包括被配置为控制非易失性存储器(NVM)装置的操作模式的第一控制逻辑电路，第二芯片包括NVM单元的3D阵列，并且存储器控制器包括第三芯片，第三芯片包括控制电路区。第三芯片的控制电路区包括与NVM装置的操作条件相关联的第二控制逻辑电路，并且第二控制逻辑电路包括串行化/并行化(SERDES)接口，串行化/并行化接口被配置为共享存储器控制器中的随机存取存储器(RAM)并将数据发送到NVM装置和从NVM装置接收数据。
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公开(公告)号：CN115706107A
公开(公告)日：2023-02-17
申请号：CN202210892706.8
申请日：2022-07-27
Applicant: 三星电子株式会社
Abstract: 提供的是一种非易失性存储器件及包括其的存储装置。所述存储装置包括：第一芯片，所述第一芯片包括第一衬底和外围电路区域，所述外围电路区域包括被配置为控制所述非易失性存储器件的操作模式的第一控制逻辑电路；以及第二芯片，所述第二芯片包括第二衬底和非易失性存储单元的三维阵列。所述第二芯片可以垂直堆叠在所述第一芯片上，使得所述第一衬底的第一表面面对所述第二衬底的第一表面，并且所述第二芯片还可以包括第二控制逻辑电路，所述第二控制逻辑电路被配置为控制所述非易失性存储器件的操作条件并且被布置在所述第二衬底的第二表面上，所述第二衬底的所述第二表面与所述第二衬底的所述第一表面相对。
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