公开(公告)号：CN110190056A

公开(公告)日：2019-08-30

申请号：CN201811541111.8

申请日：2018-12-17

Applicant: 三星电子株式会社

Inventor： 田昌勋 ,  申有哲 ,  林浚熙 ,  白圣权 ,  李赞镐 ,  张源哲 ,  黄善劲

IPC: H01L27/105

Abstract: 一种半导体器件包括具有易失性存储区和非易失性存储区的基板。易失性存储区包括设置在基板中的单元电容器和连接到单元电容器的单元晶体管。非易失性存储区包括设置在基板上的多个非易失性存储单元。易失性存储区和非易失性存储区被并排设置。

公开(公告)号：CN119545793A

公开(公告)日：2025-02-28

申请号：CN202410883627.X

申请日：2024-07-03

Applicant: 三星电子株式会社

Inventor： 文基俸 ,  金昔洙 ,  金泰勋 ,  方孝济 ,  白昇宰 ,  李诚馥 ,  李载德 ,  林浚熙

IPC: H10B41/27 ,  H10B41/35 ,  H10B41/41 ,  G11C16/04

Abstract: 提供了半导体器件和包括其的电子系统。半导体器件可以包括基板、垂直于基板的上表面的多个单元串、以及连接到单元串中的至少六个的位线。单元串中的每个可以包括在垂直于基板的上表面的方向上彼此串联连接的多个存储单元、在所述多个存储单元和基板之间彼此串联连接的第一地选择晶体管至第四地选择晶体管、以及在所述多个存储单元和位线之间的串选择晶体管。第一地选择晶体管至第四地选择晶体管中的第一个可以具有第一阈值电压分布，并且第一地选择晶体管至第四地选择晶体管中的第二个可以具有第二阈值电压分布。第二阈值电压分布可以不同于第一阈值电压分布。

公开(公告)号：CN118695598A

公开(公告)日：2024-09-24

申请号：CN202410328849.5

申请日：2024-03-21

Applicant: 三星电子株式会社

Inventor： 金刚立 ,  李世薰 ,  林浚熙

IPC: H10B41/35 ,  H10B41/41 ,  H10B41/50 ,  H10B41/27 ,  H10B43/35 ,  H10B43/40 ,  H10B43/50 ,  H10B43/27

Abstract: 一种半导体存储器件包括：基板；在基板上的多个栅极堆叠结构，所述多个栅极堆叠结构包括多条栅极线和在所述多条栅极线之间的多个绝缘膜；与所述多条栅极线交替堆叠的多个第一分离绝缘膜，其中所述多个栅极堆叠结构和所述多个第一分离绝缘膜限定接触孔；在接触孔中并接触所述多个栅极堆叠结构的接触电极；以及一个或更多个第二分离绝缘膜，在所述多个栅极堆叠结构中的一个或更多个的最上面的栅极线上并将接触电极与最上面的栅极线分离。

公开(公告)号：CN118230770A

公开(公告)日：2024-06-21

申请号：CN202311634041.1

申请日：2023-12-01

Applicant: 三星电子株式会社

Inventor： 崔昌玟 ,  李隆彬 ,  李东镇 ,  林浚熙

IPC: G11C5/02 ,  G11C5/06 ,  G11C7/18 ,  G11C8/14 ,  G06F12/0882 ,  G11C16/04

Abstract: 提供了一种非易失性存储器装置和一种电子系统，该非易失性存储器装置包括：存储器单元阵列，其包括在垂直于基板的上表面的第一方向上堆叠在基板上的多条字线以及在多条字线下方的共源极线；多条驱动信号线，其连接到行解码器；以及多个传输晶体管阵列，多个传输晶体管阵列中的每一个包括分别连接多条驱动信号线和多条字线的多个竖直传输晶体管，其中，多个传输晶体管阵列中的每一个还包括有源区域以及向有源区域施加信号的主接触件，该有源区域包括漏极，多个竖直传输晶体管中的至少两个同时接合到该漏极。

公开(公告)号：CN109256390B

公开(公告)日：2024-04-16

申请号：CN201810762317.7

申请日：2018-07-12

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金泰勋 ,  金柄宅 ,  林浚熙

IPC: H10B41/27 ,  H10B41/30 ,  H10B43/27 ,  H10B43/30

Abstract: 提供了一种垂直存储器件及其制造方法。该垂直存储器件包括堆叠在衬底上的栅电极层、贯穿栅电极层的沟道层、以及第一外延层，第一外延层与沟道层的下部接触并包括具有比沟道层的外径小的直径的区域。

公开(公告)号：CN109037221B

公开(公告)日：2024-02-09

申请号：CN201810319527.9

申请日：2018-04-11

Applicant: 三星电子株式会社

Inventor： 田昌勋 ,  金容锡 ,  林浚熙

IPC: H10B41/40 ,  H10B43/40

Abstract: 一种半导体器件包括：存储单元区域，包括沿着沟道孔布置的存储单元，沟道孔提供在基板上以在垂直于基板的上表面的方向上延伸；以及外围电路区域，设置在存储单元区域的外面并包括低电压晶体管和高电压晶体管。低电压晶体管包括第一晶体管，该第一晶体管包括第一栅电介质层和包含金属的第一栅电极层，高电压晶体管包括第二晶体管，该第二晶体管包括具有比第一栅电介质层的介电常数低的介电常数的第二栅电介质层和包含多晶硅的第二栅电极层。

公开(公告)号：CN109087994B

公开(公告)日：2022-08-23

申请号：CN201810603206.1

申请日：2018-06-12

Applicant: 三星电子株式会社

Inventor： 李吉镐 ,  高宽协 ,  朴日穆 ,  林浚熙

IPC: H01L43/08

Abstract: 公开了一种半导体器件，其包括第一导线、与第一导线交叉的第二导线以及在第一导线和第二导线之间的交叉点处的存储单元。每个存储单元包括磁隧道结图案、与磁隧道结图案串联连接的双向开关图案以及在磁隧道结图案和双向开关图案之间的导电图案。

公开(公告)号：CN109256390A

公开(公告)日：2019-01-22

申请号：CN201810762317.7

申请日：2018-07-12

Applicant: 三星电子株式会社

Inventor： 李炅奂 ,  金容锡 ,  金泰勋 ,  金柄宅 ,  林浚熙

IPC: H01L27/11556 ,  H01L27/11582

Abstract: 提供了一种垂直存储器件及其制造方法。该垂直存储器件包括堆叠在衬底上的栅电极层、贯穿栅电极层的沟道层、以及第一外延层，第一外延层与沟道层的下部接触并包括具有比沟道层的外径小的直径的区域。

公开(公告)号：CN118139416A

公开(公告)日：2024-06-04

申请号：CN202311603921.2

申请日：2023-11-28

Applicant: 三星电子株式会社

Inventor： 金森基 ,  金南斌 ,  金志雄 ,  金泰勋 ,  文基俸 ,  S·R·李 ,  李诚馥 ,  林浚熙 ,  崔洛龙 ,  黄善劲

IPC: H10B43/27 ,  H10B43/35 ,  H10B43/50 ,  H10B41/27 ,  H10B41/35 ,  H10B41/50

Abstract: 提供了一种半导体存储器装置和一种电子系统。该半导体存储器装置包括：衬底；模制结构，其包括按照台阶形状堆叠的栅电极以及模制绝缘层；沟道结构，其在衬底上，与栅电极交叉并且穿过模制结构；单元接触件，其连接至栅电极；第一层间绝缘层，其在模制结构上并且覆盖沟道结构和单元接触件；第一金属图案，其连接至沟道结构，第一金属图案的上表面与第一层间绝缘层的上表面共面；第二金属图案，其连接至单元接触件，第二金属图案的上表面与第一金属图案的上表面共面；第一阻挡层，其沿着第一层间绝缘层的上表面、第一金属图案和第二金属图案延伸；以及第一虚设穿通件，其穿过第一阻挡层。

公开(公告)号：CN118053874A

公开(公告)日：2024-05-17

申请号：CN202311382678.6

申请日：2023-10-24

Applicant: 三星电子株式会社

Inventor： 李东镇 ,  林浚熙 ,  尹康五

IPC: H01L27/088 ,  H01L29/10 ,  H01L29/423 ,  H10B12/00 ,  H10B41/27 ,  H10B41/41 ,  H10B43/27 ,  H10B43/40

Abstract: 提供一种半导体装置。半导体装置包括：有源区域；第一源极/漏极区域，其设置在有源区域上；第一接触件，其位于第一源极/漏极区域上；第二源极/漏极区域，其与第一源极/漏极区域间隔开，并且设置在有源区域上；第二接触件，其位于第二源极/漏极区域上；以及第一栅电极，其设置在有源区域上。第一栅电极包括围绕第一接触件的第一环部分，而第二接触件在第一环部分外部延伸。