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公开(公告)号：CN113541734B
公开(公告)日：2025-02-25
申请号：CN202110392948.6
申请日：2021-04-13
Applicant: 三星电子株式会社 , 汉阳大学校产学协力团
Abstract: 公开了一种包括编码器和发送接口电路的发送器。编码器接收数据比特并基于数据比特的数量来生成转换比特，转换比特的数量大于数据比特的数量。编码器检测转换比特的风险图案以生成检测数据，并且基于检测数据将风险图案转换为替换图案以生成码比特，码比特的数量等于转换比特的数量。
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公开(公告)号：CN110113547B
公开(公告)日：2023-06-27
申请号：CN201811465182.4
申请日：2018-12-03
Applicant: 三星电子株式会社
Abstract: 本申请提供了图像传感器、电子装置以及控制图像处理装置的方法。所述电子装置包括：图像传感器，所述图像传感器包括配置为生成并输出像素图像的图像生成器、配置为处理像素图像的图像处理装置，以及配置为存储像素图像的存储单元；和应用处理器，所述应用处理器配置为生成模式设置信号，并且配置为将生成的模式设置信号发送至所述图像处理装置。图像处理装置配置为基于模式设置信号生成多个路径选择信号，所述多个路径选择信号用于选择图像处理装置用于处理像素图像的路径。图像处理装置基于用户的输入信号、像素图像的分析结果和图像传感器的运动信号中的至少一个来选择像素图像的压缩率，并基于选择的压缩率来压缩像素图像。
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公开(公告)号：CN107402894B
公开(公告)日：2022-02-11
申请号：CN201710298925.2
申请日：2017-04-27
Applicant: 三星电子株式会社
IPC: G06F13/24
Abstract: 一种计算机系统包括主机和存储设备。主机提供输入/输出请求(IO请求)。存储设备从主机接收IO请求，并在完成IO请求之后向主机发送通知输入/输出完成(IO完成)的中断。主机使用延迟IO的数量来调整存储设备所生成的中断的数量。计算机系统可以基于CPU的负载状态或延迟IO的数量来自适应地控制存储设备的中断生成。可以调整存储设备的中断生成以获得CPU增益，同时不损失计算机系统的性能或处理时间。
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公开(公告)号：CN113568778A
公开(公告)日：2021-10-29
申请号：CN202110472997.0
申请日：2021-04-29
Applicant: 三星电子株式会社 , 汉阳大学校产学协力团
Abstract: 一种数据发送和接收系统，包括：第一设备，包括被配置为对行数据进行编码以生成预编码数据的编码器、以及被配置为通过传输信道发送预编码数据的发送器；以及第二设备，包括：积分器，被配置为对预编码数据执行积分；包括多个采样器的积分采样器，被配置为基于偏移值和积分器的输出值来输出采样数据；解码器，被配置为对一些采样器的输出进行解码以生成解码的数据；以及相位检测器，被配置为基于解码的数据和所述采样器中的另一个采样器的输出来检测预编码数据和时钟之间的相位差。
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Patent Agency Ranking
公开(公告)号：CN110113547A
公开(公告)日：2019-08-09
申请号：CN201811465182.4
申请日：2018-12-03
Applicant: 三星电子株式会社
Abstract: 本申请提供了图像传感器、电子装置以及控制图像处理装置的方法。所述电子装置包括：图像传感器，所述图像传感器包括配置为生成并输出像素图像的图像生成器、配置为处理像素图像的图像处理装置，以及配置为存储像素图像的存储单元；和应用处理器，所述应用处理器配置为生成模式设置信号，并且配置为将生成的模式设置信号发送至所述图像处理装置。图像处理装置配置为基于模式设置信号生成多个路径选择信号，所述多个路径选择信号用于选择图像处理装置用于处理像素图像的路径。图像处理装置基于用户的输入信号、像素图像的分析结果和图像传感器的运动信号中的至少一个来选择像素图像的压缩率，并基于选择的压缩率来压缩像素图像。
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公开(公告)号：CN108021471A
公开(公告)日：2018-05-11
申请号：CN201711068193.4
申请日：2017-11-03
Applicant: 三星电子株式会社
CPC classification number: G06F11/1458 , G06F1/3206 , G06F1/3212 , G06F1/3275
Abstract: 本发明公开一种数据处理系统、数据存储装置及制造数据存储装置的方法，可改善性能及寿命。所述数据处理系统可包括主机、数据存储装置、及向所述主机及所述数据存储装置供应电力的电池。所述数据存储装置可包括：存储器，存储从所述主机接收的数据；高速缓冲存储器，临时存储所述数据；以及控制器，控制所述存储器及所述高速缓冲存储器。所述控制器可被配置成：从所述主机接收所述电池的可拆卸属性，以及基于所述电池的所述可拆卸属性判断是否响应于从所述主机接收到写入命令来执行所述数据的备份操作。
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公开(公告)号：CN101026006B
公开(公告)日：2012-06-13
申请号：CN200610064485.6
申请日：2006-11-20
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/4076 , G11C11/409
Abstract: 提供了一种等待时间控制电路及其方法和自动预充电控制电路及其方法。范例的等待时间控制电路可以包括：基于参考信号和内部时钟信号来激活至少一个主信号的主单元；和接收该至少一个主信号的多个从单元，多个从单元中的每一个接收多个信号并且至少部分地基于接收到的多个信号中的一个来输出一输出信号。范例的自动预充电控制电路可以包括：响应于内部时钟信号和写自动预充电命令信号而产生多个第一预充电命令延迟信号的预充电命令延迟单元，输出延迟的存储体地址信号的至少一个存储体地址延迟单元，以及基于延迟的存储体地址信号而向存储体输出预充电主信号的预充电主信号发生器。
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公开(公告)号：CN101188137A
公开(公告)日：2008-05-28
申请号：CN200710169375.0
申请日：2007-11-26
Applicant: 三星电子株式会社
Inventor： 金敬镐
IPC: G11C7/22 , G11C11/4096
CPC classification number: G11C11/4094 , G11C7/12 , G11C8/12 , G11C11/4076 , G11C11/4085
Abstract: 本发明公开了一种半导体存储装置，该半导体存储装置可以包括时钟缓冲器、命令解码器和写恢复时间控制电路。时钟缓冲器可以基于外部时钟信号产生内部时钟信号。命令解码器可以通过对外部命令信号解码来产生写命令信号。写恢复时间控制电路可以基于内部时钟信号、写命令信号和具有多位的写恢复时间控制信号在行波流水线模式下选通多个存储体预充电控制信号，产生多个选通的存储体预充电控制信号。因此，该半导体存储装置可以减少控制写恢复时间所需的触发器的数量。
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