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公开(公告)号:CN110226235A
公开(公告)日:2019-09-10
申请号:CN201880008427.2
申请日:2018-01-17
IPC: H01L29/78 , H01L21/336 , H01L21/76 , H01L29/06 , H01L29/12
Abstract: 具备元件分离层(14)以将主单元区域(Rm)与感测单元区域(Rs)之间电分离,在元件分离层(14)的底部具备电场缓和层(15)以缓和电场集中。此外,将电场缓和层(15)以直线状构成,将相邻的电场缓和层(15)以与相邻的p型深层(5)的间隔(Wd)相同的间隔形成,抑制电场的进入。进而,在从主单元区域(Rm)侧突出的电场缓和层(15)与从感测单元区域(Rs)侧突出的电场缓和层(15)之间,也使两者的间隔(Wp)为相邻的p型深层(5)的间隔(Wd)以下,抑制电场的进入。
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公开(公告)号:CN109417090A
公开(公告)日:2019-03-01
申请号:CN201780041600.4
申请日:2017-06-29
IPC: H01L29/06 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 在p型连接层(30)的前端连结p型扩张区域(40)。通过形成这样的p型扩张区域(40),能够消除在p型连接层(30)与p型保护环(21)之间间隔变大的区域。因此,在台面部中,能够抑制等电位线过度隆起,能够确保耐压。
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公开(公告)号:CN105849910B
公开(公告)日:2019-03-01
申请号:CN201480071339.9
申请日:2014-08-04
Applicant: 丰田自动车株式会社
Abstract: 本发明提供一种通过使耗尽层在外周区内更高速地伸展,从而能够实现更高的耐压的技术。半导体装置具有形成有绝缘栅型开关元件的元件区和外周区。在外周区内的半导体基板的表面上,形成有第一沟槽和以与第一沟槽隔开间隔的方式配置的第二沟槽。在第一沟槽和第二沟槽内形成有绝缘膜。形成有以从第一沟槽的底面跨及第二沟槽的底面的方式延伸的第二导电型的第四区域。在第四区域的下侧形成有从第三区域连续的第一导电型的第五区域。
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公开(公告)号:CN105849909B
公开(公告)日:2018-05-04
申请号:CN201480071046.0
申请日:2014-08-04
Applicant: 丰田自动车株式会社
IPC: H01L29/06 , H01L21/265 , H01L21/266 , H01L21/336 , H01L29/12 , H01L29/78
CPC classification number: H01L29/7811 , H01L21/047 , H01L21/26586 , H01L29/0623 , H01L29/063 , H01L29/0696 , H01L29/1095 , H01L29/1608 , H01L29/408 , H01L29/66068 , H01L29/7813
Abstract: 本发明提供一种能够使耗尽层在外周区域内更加高速地伸展,从而实现较高的耐压的技术。半导体装置具有元件区域和与元件区域邻接的外周区域,所述元件区域具有绝缘栅型开关元件。在外周区域内形成有第一沟槽与第二沟槽。在第一沟槽与第二沟槽之间形成有第二导电型的表面区域。在第一沟槽的底面上形成有第二导电型的第一底面区域。在第二沟槽的底面上形成有第二导电型的第二底面区域。沿着第一沟槽的侧面而形成有对表面区域和第一底面区域进行连接的第二导电型的第一侧面区域。沿着第二沟槽的侧面而形成有对表面区域和第二底面区域进行连接的第二导电型的第二侧面区域。在第一侧面区域以及第二侧面区域的至少一部分中形成有低面密度区域。
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公开(公告)号:CN104718624B
公开(公告)日:2018-02-13
申请号:CN201380041833.6
申请日:2013-08-06
IPC: H01L29/78 , H01L21/336 , H01L29/12
CPC classification number: H01L29/66734 , H01L21/049 , H01L21/28158 , H01L21/30604 , H01L29/045 , H01L29/1095 , H01L29/1608 , H01L29/4236 , H01L29/4238 , H01L29/66068 , H01L29/7397 , H01L29/7813
Abstract: 在具备具有沟槽栅结构(9)的纵型开关元件的碳化硅半导体装置的制造方法中,使用相对于(0001)面或(000-1)面具有偏轴角的衬底(1),以使沟槽(6)的侧壁面朝向(11-20)面或(1-100)面的方式,将沟槽(6)从源区(4)的表面形成到将基区(3)贯通并到达漂移层(2)的深度,在上述沟槽(6)的形成后不进行牺牲氧化,形成栅氧化膜(7)。
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公开(公告)号:CN105593996A
公开(公告)日:2016-05-18
申请号:CN201480054234.2
申请日:2014-09-15
CPC classification number: H01L29/7813 , H01L29/0623 , H01L29/063 , H01L29/086 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/167 , H01L29/66068
Abstract: 碳化硅半导体装置,具有衬底(1)、漂移层(2)、电流分散层(3)、基体区域(4)、源区(5)、沟槽(7)、栅绝缘膜(8)、栅电极(9)、源电极(12)、漏电极(14)和底层(10)。上述电流分散层形成在上述漂移层之上,并且,与上述漂移层相比第1导电型杂质浓度较高。上述底层具有第2导电型,配置在比上述基体区域靠下方,将上述沟槽的底部的角部包含在内而覆盖上述沟槽的底部,并被设置为上述电流分散层以上的深度。
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公开(公告)号:CN102844867B
公开(公告)日:2015-08-05
申请号:CN201280001099.6
申请日:2012-02-06
IPC: H01L29/10 , H01L29/78 , H01L29/739 , H01L29/16 , H01L21/336 , H01L29/66
CPC classification number: H01L29/7813 , H01L29/0634 , H01L29/0878 , H01L29/1095 , H01L29/1608 , H01L29/66068 , H01L29/66348 , H01L29/7397
Abstract: 一种SiC器件包括反型MOSFET,其具有:按照顺序叠置的衬底(1)、漂移层(2)以及基底区域(3);基底区域(3)的上部中的源极和接触区域(4、5);穿透源极和基底区域(4、3)的沟槽(6);沟槽(6)中的栅极绝缘膜(8)上的栅电极(9);与源极和基底区域(4、3)耦合的源电极(11);衬底(1)的背面上的漏电极(13);以及多个深层(10),所述深层位于漂移层(2)的上部中、比沟槽(6)更深、并且在与沟槽的纵向方向交叉的方向上延伸。每个深层(10)在深度方向上具有杂质浓度分布,并且在施加栅电压时,在沟槽侧上的深层(10)的一部分中提供反型层。
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公开(公告)号:CN102403338B
公开(公告)日:2014-08-20
申请号:CN201110281178.4
申请日:2011-09-14
IPC: H01L29/36 , H01L29/78 , H01L21/265 , H01L21/336
CPC classification number: H01L29/7813 , H01L29/086 , H01L29/1608 , H01L29/41766 , H01L29/45 , H01L29/66068
Abstract: 一种SiC半导体器件,包括:按下述顺序堆叠的衬底(1)、漂移层(2)和基极区(3);第一和第二源极区(4a,4b)和基极区中的接触层(5);穿透所述源极和基极区的沟槽(6);沟槽中的栅电极(8);覆盖栅电极,具有接触孔的层间绝缘膜(10);经由所述接触孔与所述源极区和所述接触层耦合的源电极(9);衬底上的漏电极(11);以及金属硅化物膜(30)。高浓度的第二源极区比低浓度的第一源极区更浅,且高浓度的第二源极区具有被层间绝缘膜覆盖的部分,该部分包括表面附近的低浓度的第一部以及比第一部深的高浓度的第二部。第二部上的金属硅化物膜的厚度大于第一部上的金属硅化物膜的厚度。
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公开(公告)号:CN102163627B
公开(公告)日:2014-07-09
申请号:CN201110045710.2
申请日:2011-02-23
IPC: H01L29/872 , H01L29/16 , H01L21/329 , H01L21/02
CPC classification number: H01L29/47 , H01L21/0495 , H01L29/0619 , H01L29/063 , H01L29/1608 , H01L29/402 , H01L29/6606 , H01L29/872
Abstract: 一种具有肖特基势垒二极管的碳化硅半导体装置,其包括:基板(1),其由碳化硅制成且具有第一导电类型,其中所述基板包括主表面和背表面;漂移层(2),其由碳化硅制成且具有第一导电类型,其中漂移层设置在基板的主表面上且具有比基板低的杂质浓度;肖特基电极(4),其设置在漂移层上且与漂移层的表面肖特基接触;以及欧姆电极(5),其设置在基板的背表面上。肖特基电极与漂移层直接接触,以使得肖特基电极的晶格与漂移层的晶格匹配。本发明还涉及一种具有肖特基势垒二极管的碳化硅半导体装置的制造方法。
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公开(公告)号:CN102856382A
公开(公告)日:2013-01-02
申请号:CN201210226273.9
申请日:2012-06-29
CPC classification number: H01L29/7813 , H01L29/045 , H01L29/0865 , H01L29/1095 , H01L29/1608 , H01L29/4236 , H01L29/66068 , H01L29/7825 , H01L29/7827
Abstract: 本发明涉及一种碳化硅半导体器件。在碳化硅半导体器件中,多个沟槽(7)具有一个方向上的纵向方向并且以条纹图案布置。每个所述沟槽(7)均具有在所述纵向方向上延伸的第一侧壁和第二侧壁。所述第一侧壁与(11-20)平面和(1-100)平面中的一个平面成第一锐角,所述第二侧壁与(11-20)平面和(1-100)平面的所述一个平面成第二锐角,并且所述第一锐角小于所述第二锐角。第一导电类型区(5)仅与每个所述沟槽(7)的所述第一侧壁和所述第二侧壁中的所述第一侧壁接触,并且电流通路仅形成在所述第一侧壁和所述第二侧壁中的所述第一侧壁上。
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