公开(公告)号：CN105007016A

公开(公告)日：2015-10-28

申请号：CN201510441119.7

申请日：2015-07-24

Applicant: 北京控制工程研究所

Inventor： 郭超勇 ,  张猛 ,  熊军 ,  田宇斌

IPC: H02P21/14 ,  H02P25/02

Abstract: 本发明提供一种基于旋转变压器的永磁同步电机测速方法，包括，S1，采用旋转变压器对电机的角度进行采集；S2，FPGA对旋转变压器解码器的总线数据进行读取，通过总线数据位信号的变化生成测速脉冲，测量两个测速脉冲之间的时间间隔，将时间间隔发送给处理器；S3，处理器使用时间间隔的数据计算得出测速的结果。本发明的方法采用FPGA实现测速间隔脉冲的生成并实现间隔脉冲之间的定时器计数，通过处理器接收FPGA的定时器计数并进行计算实现低速驱动下速度的测量。本发明的方法实施简单，速度测量精度高，易实现采用旋转变压器测速方式下永磁同步电机低速驱动的高性能控制，提高了永磁同步电机低速驱动下的动和稳态控制性能。

公开(公告)号：CN103036667B

公开(公告)日：2015-08-19

申请号：CN201210516499.2

申请日：2012-11-30

Applicant: 北京控制工程研究所

Inventor： 孙强 ,  施蕾 ,  田宇斌 ,  叶有时 ,  刘群 ,  刘波 ,  吴一帆

IPC: H04L7/00

CPC classification number: Y02D50/10

Abstract: 一种高速串行通讯接口自适应时序校准方法，采用FPGA实现，步骤如下：将高速串行通讯接口设定为校准模式；将高速串行通讯接口收到的串行数据转换为并行数据；调整采样时钟相位或采样延时，得到最佳采样点；将最佳采样点对高速串行通讯接口进行配置；高速串行通讯接口重新将接收到的串行数据转换为并行数据；将得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；将得到的数据锁存时刻结果对高速串行通讯接口进行配置；将高速串行通讯接口设定为传数模式。本发明实现简单并有效降低了功耗。

公开(公告)号：CN103530196A

公开(公告)日：2014-01-22

申请号：CN201310439347.1

申请日：2013-09-24

Applicant: 北京控制工程研究所

Inventor： 胡洪凯 ,  施蕾 ,  田宇斌 ,  吴琨 ,  刘波 ,  任宪朝 ,  孙强 ,  程铭

IPC: G06F11/00

Abstract: 一种FPGA单粒子翻转防护方法，采用状态机的方式对FPGA的逻辑状态进行控制，所述的状态机包括一个空闲状态和N个逻辑状态，所述的N个逻辑状态依次转换，每一个逻辑状态都对应FPGA中设定的一个逻辑状态；FPGA上电或者复位完成后，状态机初始处于空闲状态；当设定的FPGA所要跳转的逻辑状态的触发条件不满足时，状态机控制FPGA保持当前的逻辑状态，当设定的FPGA所要跳转的逻辑状态的触发条件满足时，状态机控制FPGA进入对应的逻辑状态；当发生单粒子故障导致FPGA跳转至无效状态或者非设定的下一个逻辑状态时，状态机控制FPGA复位并返回初始状态，等待对下一次触发条件进行判断并对FPGA的逻辑状态进行控制。