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公开(公告)号：CN109446015A
公开(公告)日：2019-03-08
申请号：CN201811255540.9
申请日：2018-10-26
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/26
Abstract: 本发明涉及NVMe原型仿真验证结构，其中，包括：模拟主机内存用于模拟主机内存；提取数据和打印接收包信息模块用于从数据包里把数据提取出来，执行译码，并把接收到的包信息打印到文件中；解码模块的用于分析接收包和发送包的包头信息；组包模块用于根据包的格式，把要发送的数据或命令组包；模拟RAM用于模拟随机存储器；接收数组用于把接收到的包存到接收数组里，发送数组用于把要发送的数组存到发送数组里；NVMe控制器是要被验证的模块；打印发送包信息模块，用于把发送包的信息打印到文件中。
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公开(公告)号：CN109120406A
公开(公告)日：2019-01-01
申请号：CN201810981041.1
申请日：2018-08-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及公开了一种适用于可更换密码算法IP核的通用更替电路，包括：AXI接口用于向可更换密码算法IP核中配置参数，外部功能模块向输入数据FIFO写入待加解密的明问和密文数据，可更换密码算法IP核从输入数据FIFO读出待加解密的明文和密文数据，可更换密码算法IP核将加解密计算得到的明文和密文数据写入输出数据FIFO，外部功能模块从输出数据FIFO读出加解密计算后的明文和密文数据；输入数据FIFO的写时钟和外部功能模块时钟一致，输入数据FIFO的读时钟与可更换密码算法IP核的时钟一致；输出数据FIFO的写时钟和可更换密码算法IP核的时钟一致，输出数据FIFO的读时钟与外部功能模块时钟一致。使用本发明设计的通用更替电路可以减少密码算法更换时接口模块的工作量，使ASIC、FPGA设计、升级更简便。
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公开(公告)号：CN108920984A
公开(公告)日：2018-11-30
申请号：CN201810735362.3
申请日：2018-07-06
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种防克隆篡改安全SSD主控芯片架构，其中，包括：安全闪存控制器用于通过NAND FLASH阵列的每片NAND FLASH固有属性认证NAND FLASH身份，认证不通过CPU不予上电，认证通过后，则CPU上电；安全加解密模块的PUF模块用于输出稳定值，ECC模块对PUF模块输出的稳定值进行纠错，Hash函数模块将ECC模块输出的纠错后的数据进行Hash运算后输出固定长度值，作为加解密算法模块的根密钥；加解密模块用于对数据进行解密，得到的明文再经主机总线接口控制器传输到主机端。
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公开(公告)号：CN115327275B
公开(公告)日：2024-06-07
申请号：CN202211005595.0
申请日：2022-08-22
Applicant: 北京计算机技术及应用研究所
IPC: G01R31/00
Abstract: 本发明涉及一种适用于环境试验的测试系统，属于测试领域。本发明的系统包括PC机、测试工装、陪测工装、单端接口板及线缆，测试工装包括主控板和专用接口板，陪测工装包括工装结构和陪测差分板。本发明在多被测对象情况下实现远距离可靠传输，本发明应用范围广，可参与高低温工作试验、高低温存储试验、振动、冲击及离心力(加速度)试验；本发明的陪测工装可靠性高，无论是力学试验测试，还是高温工作、低温工作、高温存储、低温存储等环境试验，差分板均无问题。
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公开(公告)号：CN115878950A
公开(公告)日：2023-03-31
申请号：CN202211272961.9
申请日：2022-10-18
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种功率谱数据的扫频处理系统，属于雷达处理领域领域。本发明的系统包括：位宽转换模块、均值计算模块、最大值计算模块、第1真双口RAM、第2真双口RAM和控制模块。本发明对结构进行优化，将打包与计算进行合并，将多级控制模块集成，本发明通过真双口RAM的设计及复用，以及对RAM的读写控制优化。本发明对现有结构进行优化，将打包与计算进行合并，多级控制模块进行集成，减少了中间步骤的繁琐控制。然后，在对最大值、均值打包过程中，通过对RAM进行复用，不仅减少资源的消耗，同时提高了处理效率。最后，整体框架数据流通过上位机控制，并对数据包头、包尾进行控制，同时组包数据支持实时值、最大值、均值任意组合输出。
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Patent Agency Ranking
公开(公告)号：CN115686957A
公开(公告)日：2023-02-03
申请号：CN202211272955.3
申请日：2022-10-18
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种适用于严苛环境的PCIE外插卡测试系统，属于工控测试领域。本发明的系统包括：工控机、测试工装(包括一个PCIE外插卡载板)、测试线缆和PCIE转接卡。本发明通信线缆可远距离可靠传输，目前试验线缆长度为1.2米，PCIE Gen3.0×4正确通信；本发明的测试工装是被测设备的载体，由于PCIE金手指形态接口不防水、不耐湿热和不抗振动冲击，测试工装屏蔽或者衰减了试验过程中施加的应力对被测对象的影响，是环境试验或可靠性试验是否成功的有利保障。本发明的测试系统可靠性高，应用范围广。
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公开(公告)号：CN109446015B
公开(公告)日：2022-05-27
申请号：CN201811255540.9
申请日：2018-10-26
Applicant: 北京计算机技术及应用研究所
IPC: G06F11/26
Abstract: 本发明涉及NVMe原型仿真验证结构，其中，包括：模拟主机内存用于模拟主机内存；提取数据和打印接收包信息模块用于从数据包里把数据提取出来，执行译码，并把接收到的包信息打印到文件中；解码模块的用于分析接收包和发送包的包头信息；组包模块用于根据包的格式，把要发送的数据或命令组包；模拟RAM用于模拟随机存储器；接收数组用于把接收到的包存到接收数组里，发送数组用于把要发送的数组存到发送数组里；NVMe控制器是要被验证的模块；打印发送包信息模块，用于把发送包的信息打印到文件中。
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公开(公告)号：CN111064563A
公开(公告)日：2020-04-24
申请号：CN201911272368.2
申请日：2019-12-12
Applicant: 北京计算机技术及应用研究所
IPC: H04L9/06
Abstract: 本发明涉及一种高效并行GCM模块，其中，包括：运算调度模块、n个加解密模块、乘法核模块和参数配置模块；运算调度模块对多个加解密模块进行管理，包括预设各个加解密模块的初始加密数据，启动加解密模块运算，将加密结果依次传输到乘法核模块；n个加解密模块进行分组数据加解密，并输出密文和明文；乘法核模块根据附加信息A和密文C，产生鉴别标识T，用于指示根据GCM模式经加密的消息是否可信；参数配置模块根据GCM运算速率配置加解密模块的数量及乘法核运算速率。本发明的目的是提供一种高效GCM模块方式，该实现方式可根据GCM加解密速率要求配置加解密模块的数量和乘法核的运算速率，实现速度与面积的动态调整。
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公开(公告)号：CN110309078A
公开(公告)日：2019-10-08
申请号：CN201910587609.6
申请日：2019-07-02
Applicant: 北京计算机技术及应用研究所
IPC: G06F12/02
Abstract: 本发明涉及一种全闪存储阵列的主机与固态盘协同垃圾回收方法，包括：阵列主机通过扩展NVMe驱动发送命令；固态盘固件解析命令，将块状态NAND_Block_Table或固件状态Firmware_Stats打包发送给阵列主机；阵列主机接收固态盘发送块状态或固件状态，判断是否需要进行垃圾回收操作；如需执行垃圾回收，主机端发送Force_GC命令，强制固态盘进行垃圾回收；如需暂停垃圾回收，阵列主机发送Abort_GC命令，固态盘暂停内部垃圾回收操作；固态盘接收到垃圾回收相关命令并执行，并更新块状态及固件状态。本发明将地址映射、磨损均衡、垃圾回收等算法在固态盘内部实现，减轻了开放通道固态盘阵列的主机CPU负担。
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公开(公告)号：CN108763144A
公开(公告)日：2018-11-06
申请号：CN201810275500.4
申请日：2018-03-30
Applicant: 北京计算机技术及应用研究所
CPC classification number: G06F15/7867 , G06F13/385 , G06F13/4068
Abstract: 本发明公开了一种集成四核DSP及1553B总线控制器的SIP封装电路，其中，包括：1553B收发器、用户I/O、配置PROM、ADC、总线驱动、FPGA、JTAG总线、FLASH、四核DSP、EMIF总线和SRAM；FPGA与四核DSP通过EMIF总线双向连接，FPGA与四核DSP通过EMIF总线双向连接，FPGA与四核DSP连接，FLASH通过EMIF总线双向连接FPGA和四核DSP，SRAM通过EMIF总线双向连接FPGA和四核DSP，1553B收发器和FPGA双向连接，配置PROM和FPGA双向连接，ADC和总线驱动单向互联，FPGA和总线驱动单向互联。本发明可在有限空间内集成多种元件裸片，有效减小计算控制器的体积和重量。
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