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公开(公告)号：CN1168000C
公开(公告)日：2004-09-22
申请号：CN97121200.7
申请日：1997-10-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F7/508 , H01L27/0207 , H01L27/092
Abstract: 本发明公开了一种加法电路，把块进位生成逻辑和块进位传输逻辑作成小布局面积高速动作。连续3位的块进位生成逻辑，为G0＝g2+p2·g1+p2·p1·g0；/G0＝/p2+/g2·/p1+/g2·/g1·/g0。即，用1个P型MOS管(106)、2个P型MOS管(104、105)的串联电路(3)以及3个P型MOS管(101、102、103)的串联电路(4)作成上述/G0。用1个N型MOS管(107)、2个N型MOS管(108、109)的串联电路(6)以及3个N型MOS管(110、111、112)的串联电路(7)作成上述G0。
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公开(公告)号：CN1091900C
公开(公告)日：2002-10-02
申请号：CN97112942.8
申请日：1997-06-05
Applicant: 松下电器产业株式会社
Inventor： 三好明
IPC: G06F7/50
CPC classification number: G06F7/5318 , G06F7/49994 , G06F7/5338
Abstract: 本发明目的是在并联乘法器的部分积加法运算中，减轻符号扩展所伴随的时间性损失。用把4∶2压缩器并排起来的进位保存加法器20构成用于对每一个皆是已用2的补数表示的2进数且具有互不相的权重的4个部分积P0、P1、P2和P3进行加法运算的部分积加法器。在各个4∶2压缩器中，4输入中的W输入呈现最短的传播延迟，而Y和Z输入构成关键路径。
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公开(公告)号：CN1181538A
公开(公告)日：1998-05-13
申请号：CN97121200.7
申请日：1997-10-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F7/508 , H01L27/0207 , H01L27/092
Abstract: 在加法电路中,把块进位生成逻辑和块进位传输逻辑作成小布局面积高速动作。连续3位的块进位生成逻辑,为G0=g2+p2·g1+p2·p1·g0;/G0=/p2+/g2·/p1+/g2·/g1·/g0。即,用1个P型MOS管106、2个P型MOS管104、105的串联电路3以及3个P型MOS管101、102、103的串联电路4作成上述/G0。用1个N型NOS管107、2个N型MOS管108、109的串联电路6以及3个N型MOS管110、111、112的串联电路7作成上述G0。
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公开(公告)号：CN1176425A
公开(公告)日：1998-03-18
申请号：CN97112942.8
申请日：1997-06-05
Applicant: 松下电器产业株式会社
Inventor： 三好明
IPC: G06F7/50
CPC classification number: G06F7/5318 , G06F7/49994 , G06F7/5338
Abstract: 本发明目的是在并联乘法器的部分积加法运算中,减轻符号扩展所伴随的时间性损失。用把4∶2压缩器并排起来的进位保存加法器20构成用于对每一个皆是已用2的补数表示的2进数且具有互不相的权重的4个部分积P0、P1、P2和P3进行加法运算的部分积加法器。在各个4∶2压缩器中,4输入中的W输入呈现最短的传播延迟,而Y和Z输入构成关键路径。
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