相位调整电路
    11.
    发明公开

    公开(公告)号:CN102318192A

    公开(公告)日:2012-01-11

    申请号:CN200980156476.1

    申请日:2009-07-14

    CPC classification number: H03L7/0814 H03L7/0996 H03L7/23

    Abstract: 本发明提供一种相位调整电路,在将2倍频率时钟进行二分频而得到占空比50%的时钟的相位调整电路中,具有第一相位反相功能的二分频电路(40),生成相位与相位基准时钟(1)和相位调整时钟(4)分离的中间基准时钟(6)。第一相位控制电路(60),相对于所述相位基准时钟(1),将所述中间基准时钟(6)的相位控制在所希望的相位状态。第二相位控制电路(70),相对于所述中间基准时钟(6),将所述相位调整时钟(4)的相位控制在所希望的相位状态。因此,在对相位基准时钟与作为二分频输出时钟的相位调整时钟进行相位比较来控制相位调整时钟的相位的情况下,即使当相位调整时钟被相位调整为相位基准时钟的接近相位时,该两时钟之间的相位差由于时钟抖动而发生变动,也能够正确且稳定地进行该相位差的判定。

    基准电压产生电路
    13.
    发明公开

    公开(公告)号:CN1926491A

    公开(公告)日:2007-03-07

    申请号:CN200580006448.3

    申请日:2005-02-14

    Abstract: 本发明提供一种基准电压产生电路,带隙基准电路(BRG电路)(1)由电流密度不同的二极管元件(D1、D2),3个电阻元件(R1、R2、R3),向基准电压输出端子(O)提供电流的P型第1晶体管(Tr1),通过电流镜结构确定在上述第1晶体管(Tr1)中流过的漏极电流的P型第2晶体管(Tr2)和反馈型控制电路(11)构成。上述BGR电路(1)连接到下拉电路(2)上。该下拉电路(2)具有串联连接的电阻元件(R4)和P型晶体管(Tr4)。上述电阻元件(R4)连接到第2P型晶体管(Tr2)的漏极端子上;P型晶体管(Tr4)的栅极端子连接到基准电压输出端子(O)上,漏极端子接地。因此,能够减少从异常稳定点移动到正常稳定点的启动电路中的消耗电流和元件数。

    半导体集成电路
    15.
    发明公开

    公开(公告)号:CN1698268A

    公开(公告)日:2005-11-16

    申请号:CN200480000034.5

    申请日:2004-02-19

    CPC classification number: G05F1/565 H03K19/00384

    Abstract: 一种半导体集成电路,主电路(2)由源极和基板电位分离的MOS晶体管构成。基板电位控制电路(1),控制主电路(2)的MOS晶体管的基板电位,以便使构成主电路(2)的MOS晶体管的实际饱和电流值,成为在主电路(2)的动作电源电压(Vdd)之下的目标饱和电流值(Ids)。所以,即使半导体集成电路的动作电源电压成为低电压化,也能抑制动作速度的离差。

    相位调整电路
    18.
    发明授权

    公开(公告)号:CN102318192B

    公开(公告)日:2013-11-20

    申请号:CN200980156476.1

    申请日:2009-07-14

    CPC classification number: H03L7/0814 H03L7/0996 H03L7/23

    Abstract: 本发明提供一种相位调整电路,在将2倍频率时钟进行二分频而得到占空比50%的时钟的相位调整电路中,第一具有相位反相功能的二分频电路(40),生成相位与相位基准时钟(1)和相位调整时钟(4)分离的中间基准时钟(6)。第一相位控制电路(60),相对于所述相位基准时钟(1),将所述中间基准时钟(6)的相位控制在所希望的相位状态。第二相位控制电路(70),相对于所述中间基准时钟(6),将所述相位调整时钟(4)的相位控制在所希望的相位状态。因此,在对相位基准时钟与作为二分频输出时钟的相位调整时钟进行相位比较来控制相位调整时钟的相位的情况下,即使当相位调整时钟被相位调整为相位基准时钟的接近相位时,该两时钟之间的相位差由于时钟抖动而发生变动,也能够正确且稳定地进行该相位差的判定。

    PLL老化电路以及半导体集成电路

    公开(公告)号:CN101573870A

    公开(公告)日:2009-11-04

    申请号:CN200780048484.5

    申请日:2007-12-20

    CPC classification number: H03L7/099 H03L7/0995

    Abstract: 本发明提供一种PLL老化电路以及半导体集成电路。在未内置环路滤波器的PLL中,使用较少的电路结构构成用于以适当的振荡频率对压控振荡器进行老化测试的附加电路。经由开关(12a)在压控振荡器(10)内的电压电流变换晶体管(11)的栅极端子上连接与晶体管(11)相同极性的进行了二极管连接的晶体管(13)的栅极,在晶体管(13)的漏极端子上连接电流源(14),适当地调整电流源(14)供给的电流值、晶体管(11)以及晶体管(13)的尺寸比,从而可以对压控振荡器(10)内的环形振荡器供给用于进行老化测试而所需的电流。

    半导体集成电路
    20.
    发明授权

    公开(公告)号:CN100340062C

    公开(公告)日:2007-09-26

    申请号:CN200480000034.5

    申请日:2004-02-19

    CPC classification number: G05F1/565 H03K19/00384

    Abstract: 一种半导体集成电路,主电路(2)由源极和基板电位分离的MOS晶体管构成。基板电位控制电路(1),控制主电路(2)的MOS晶体管的基板电位,以便使构成主电路(2)的MOS晶体管的实际饱和电流值,成为在主电路(2)的动作电源电压(Vdd)之下的目标饱和电流值(Ids)。所以,即使半导体集成电路的动作电源电压成为低电压化,也能抑制动作速度的离差。

Patent Agency Ranking