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公开(公告)号：CN1985243B
公开(公告)日：2011-07-06
申请号：CN200580017674.1
申请日：2005-05-30
IPC: G06F12/08
CPC classification number: G06F12/0844 , G06F12/0862 , G06F12/0864 , G06F2212/6024
Abstract: 次要纹理高速缓存由数个纹理单元公用，和存储主存储器中的一部分数据。高速缓存控制CPU按照数个纹理单元的高速缓存未命中控制从主存储器到次要纹理高速缓存的重新装填操作，以便抑制次要纹理高速缓存中颠簸的出现。当数个操作单元以预定时间差访问相同存储器地址时，高速缓存控制CPU抑制重新装填操作的发生。
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公开(公告)号：CN101782871A
公开(公告)日：2010-07-21
申请号：CN201010003547.9
申请日：2010-01-15
Applicant: 株式会社东芝
IPC: G06F12/08
CPC classification number: G06F12/0246 , G06F12/0866 , G06F2212/2022 , G06F2212/7201
Abstract: 本发明的一种方式的信息处理装置具备：地址发生部，在从处理器发生了对于非易失性存储器的写入的情况下，其以为了抑制写入位置的重复次数而使该写入位置偏移的方式生成写入地址；顺序发生部，其生成表示前述写入的新近性的顺序信息；以及写入控制部，其对由前述地址发生部生成的写入地址，与由前述顺序发生部生成的顺序信息对应地，存储写入信息。
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公开(公告)号：CN101673245A
公开(公告)日：2010-03-17
申请号：CN200910002294.0
申请日：2009-09-09
Applicant: 株式会社东芝
IPC: G06F12/08
CPC classification number: G06F12/0804 , G06F12/0246 , G06F12/08 , G06F12/0888 , G06F2212/1036 , G06F2212/2022 , G06F2212/205 , G06F2212/7201
Abstract: 本发明涉及包括存储器管理装置的信息处理装置，其具备：从处理器接收写入目的地逻辑地址和写入对象数据的部分，该写入目的地逻辑地址指定对混合存储器的写入位置，该混合存储器包括第1存储器和非易失性的第2存储器；以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址的部分；把使得上述写入目的地逻辑地址与上述写入目的地物理地址相关的地址变换数据，存储到存储部的部分；以及，把上述写入对象数据写入到上述混合存储器中的、由上述写入目的地物理地址所表示的位置的部分。
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公开(公告)号：CN101207502A
公开(公告)日：2008-06-25
申请号：CN200710149708.3
申请日：2007-08-31
Applicant: 株式会社东芝
CPC classification number: G06Q20/123 , G06Q30/02
Abstract: 本发明提供电子漫画分发服务器、电子漫画分发系统以及电子漫画分发方法。电子漫画分发服务器，通过对原始电子漫画数据、遮蔽第一国语的显示部分的遮蔽数据以及进行第二国语的显示的翻译数据的发送而分发翻译电子漫画。电子漫画分发服务器从制作遮蔽数据以及翻译数据的客户终端取得并登录该遮蔽数据以及翻译数据。电子漫画分发服务器，在每次发送这些登录的原始电子漫画数据、遮蔽数据、翻译数据时，对客户终端发送支付要求信息。
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公开(公告)号：CN1530883A
公开(公告)日：2004-09-22
申请号：CN200410028696.5
申请日：2004-03-12
Applicant: 株式会社东芝
IPC: G06T1/20
CPC classification number: G06T1/0007
Abstract: 本发明能用单片的图像处理部，高效地进行利用图像处理装置的计算机图形、计算机视觉、图像滤波等图像处理。其特征在于，在同一块半导体芯片上形成图像处理部，该图像处理部包括以适当的像素数量组成的方框为单位处理画图的区域并对各方框代表点有关的信息进行展开计算的方框展开部32、以及多个像素处理部40，该像素处理部分别具有根据方框开部计算出的方框代表点信息至少对矩形区域内的像素单位作信息展开的像素展开部50和对根据像素展开部信息展开后的像素单位进行运算的运算部60，能有选择地执行方框展开部和像素处理部共同进行的图形处理和像素处理部和方框展开部独立进行的图像处理。
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Patent Agency Ranking
公开(公告)号：CN102667736B
公开(公告)日：2015-01-14
申请号：CN201180004861.1
申请日：2011-01-18
Applicant: 株式会社东芝
IPC: G06F12/00
CPC classification number: G06F12/0246 , G06F12/0804 , G06F2212/202 , G06F2212/7202 , G06F2212/7203
Abstract: 在实施方式中，存储器管理装置（201）具备地址产生部（16）、顺序产生部（17）、写入控制部（18）。地址产生部（16）在从处理器（2）向非易失性半导体存储器（3）写入的数据是通常数据的情况下，以使已产生的地址所表示的位置与通常数据的写入位置不重叠的方式产生第一写入地址，在写入的数据是顺序数据的情况下，产生表示用于将顺序数据按顺序存放的写入位置的第二写入地址。顺序产生部（17）产生表示所产生的写入的先后的顺序信息。写入控制部（18）在产生了第一写入地址的情况下，对第一写入地址，与所产生的顺序信息建立对应地写入通常数据，在产生了第二写入地址的情况下，对第二写入地址，按顺序写入顺序数据。
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公开(公告)号：CN103377162A
公开(公告)日：2013-10-30
申请号：CN201210332970.2
申请日：2012-09-10
Applicant: 株式会社东芝
CPC classification number: G06F3/0646 , G06F12/0246 , G06F12/0864 , G06F12/0866 , G06F2212/311 , G06F2212/466 , G06F2212/7201
Abstract: 为了尽可能有效地使用主存储器，本发明提供的信息处理装置包括主机装置和半导体存储装置。主机装置包括：主存储器，包括主机使用区域和写缓存区域；第1主机控制部；以及第2主机控制部。第1主机控制部在主机使用区域生成写数据，生成写入命令。第2主机控制部将所述写入命令移送到半导体存储装置，并且从主机使用区域读出写数据并移送到与写入命令所指定的逻辑地址相对应的写缓存区域的缓存行。半导体存储装置包括器件控制部，该器件控制部将在从主机装置接收的写入命令的执行时缓存到写缓存区域中的写数据移送到半导体存储装置，并写入到非易失性半导体存储器。
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公开(公告)号：CN101782871B
公开(公告)日：2013-02-13
申请号：CN201010003547.9
申请日：2010-01-15
Applicant: 株式会社东芝
IPC: G06F12/08
CPC classification number: G06F12/0246 , G06F12/0866 , G06F2212/2022 , G06F2212/7201
Abstract: 本发明的一种方式的信息处理装置具备：地址发生部，在从处理器发生了对于非易失性存储器的写入的情况下，其以为了抑制写入位置的重复次数而使该写入位置偏移的方式生成写入地址；顺序发生部，其生成表示前述写入的新近性的顺序信息；以及写入控制部，其对由前述地址发生部生成的写入地址，与由前述顺序发生部生成的顺序信息对应地，存储写入信息。
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公开(公告)号：CN1496516B
公开(公告)日：2011-07-20
申请号：CN02806347.3
申请日：2002-03-19
CPC classification number: G06F9/4893 , A63F2300/20 , A63F2300/538 , Y02D10/24
Abstract: 提供一种用于宽带网络上的高速处理的计算机体系结构和编程模型。该体系结构使用一致的模块化结构，公用计算模块和统一的软件单元。公用计算模块包括控制处理器，多个处理单元，由处理单元处理其程序的多个局部存储器，直接存储器存取控制器和共享主存储器。还提供了一种用于协调处理单元从共享主存储器读数据和向其写数据的同步系统和方法。提供了硬件沙箱结构，用于确保处理单元正在处理的程序中间的数据不会被破坏。
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公开(公告)号：CN100367268C
公开(公告)日：2008-02-06
申请号：CN200380106380.7
申请日：2003-12-12
IPC: G06F15/80 , G06F15/173
CPC classification number: G06F15/8007 , A63F2300/20 , A63F2300/60 , A63F2300/6063 , G06F9/50 , G06F9/505
Abstract: 娱乐设备包含由部件处理器103A到103D的组件构成的通用信号处理器103，每个部件处理器能够在独立于其它部件处理器的操作环境下并行操作。管理处理器101根据从CPU 11提供的信号处理要求控制交叉开关104以便改变各个部件处理器103A到103D的操作环境，并且根据信号处理要求转接任何一个部件处理器，该部件处理器接收通过交叉开关104输入的要处理信号或输出处理的信号。
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