公开(公告)号：CN104716176A

公开(公告)日：2015-06-17

申请号：CN201410784150.6

申请日：2014-12-16

Applicant: 瑞萨电子株式会社

Inventor： 中山达峰 ,  宫本广信 ,  冈本康宏 ,  三浦喜直 ,  井上隆

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/417

CPC classification number: H01L29/7787 ,  H01L21/0274 ,  H01L21/3065 ,  H01L23/535 ,  H01L29/0649 ,  H01L29/1066 ,  H01L29/1075 ,  H01L29/1087 ,  H01L29/155 ,  H01L29/2003 ,  H01L29/201 ,  H01L29/205 ,  H01L29/402 ,  H01L29/4175 ,  H01L29/41758 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7786

Abstract: 根据本发明的各个实施例，半导体器件的特性得到改进。该半导体器件包括：形成在衬底上方的电位固定层、沟道下层、沟道层和势垒层、穿过势垒层并且一直到达沟道层中部的沟槽、经由绝缘膜设置在沟槽中的栅极电极、以及分别形成在势垒层之上在栅极电极两侧的源极电极和漏极电极。在一直到达电位固定层的通孔内的耦合部将电位固定层与源极电极电耦合。这可以减少特性诸如阈值电压和导通电阻的波动。

公开(公告)号：CN108735810B

公开(公告)日：2023-04-18

申请号：CN201810353102.X

申请日：2018-04-19

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直 ,  宫本广信

IPC: H01L29/772 ,  H01L21/336

Abstract: 本发明提供一种半导体器件和半导体器件的制造方法，使半导体器件的特性得到改善。该半导体器件包括：顺序层叠的由第一氮化物半导体层构成的缓冲层、由第二氮化物半导体层构成的沟道层、以及由第三氮化物半导体层构成的势垒层；以及形成于势垒层之上的由台面型的第四氮化物半导体层构成的帽层。该半导体器件还包括：形成于帽层的一侧之上的源极电极、形成于帽层的另一侧之上的漏极电极、以及形成于帽层之上的第一栅极电极。第一栅极电极和帽层是肖特基接合的。按照这种方式在帽层上提供了肖特基栅极电极即第一栅极电极，以便当施加栅极电压时，向整个帽层施加电场并且耗尽层扩散。因此，可以抑制栅极漏电流。

公开(公告)号：CN104465610B

公开(公告)日：2018-10-19

申请号：CN201410494163.X

申请日：2014-09-24

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直 ,  中村卓 ,  团野忠敏

IPC: H01L23/528

Abstract: 本发明涉及一种半导体器件。源极互连和漏极互连被交替地设置在多个晶体管单元之间。一条接合线在多个点处被连接到源极互连。另一接合线在多个点处被连接到源极互连。另外，一条接合线在多个点处被连接到漏极互连。另外，另一接合线在多个点处被连接到漏极互连。

公开(公告)号：CN105261562A

公开(公告)日：2016-01-20

申请号：CN201510394333.1

申请日：2015-07-07

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直

IPC: H01L21/3205 ,  H01L29/40

CPC classification number: H01L27/0629 ,  H01L21/8252 ,  H01L23/4824 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/0605 ,  H01L2924/00 ,  H01L2924/0002 ,  H01L21/02697 ,  H01L29/40

Abstract: 本发明的各个实施例涉及半导体器件。抑制了由于将晶体管的漏极电极与二极管的阴极电极耦合的配线的电感而导致的在其之间的切换的速度的降低。晶体管和二极管形成在衬底之上。晶体管和二极管布置在第一方向上。衬底还包括形成在其之上的第一配线、第一分支配线和第二分支配线。第一配线在晶体管与二极管之间延伸。第一分支配线形成为在以便与晶体管重叠的方向上从第一配线分支，并且耦合至该晶体管。第二分支配线形成为在以便与二极管重叠的方向上从第一配线分支，并且耦合至该二极管。

公开(公告)号：CN104835847B

公开(公告)日：2020-02-28

申请号：CN201510065057.4

申请日：2015-02-06

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直 ,  中山达峰 ,  井上隆 ,  宫本广信

IPC: H01L29/78 ,  H01L29/41

Abstract: 提供一种半导体器件，其具有改善的特性。该半导体器件的衬底上方具有第一缓冲层(GaN)，第二缓冲层(AlGaN)，沟道层以及阻挡层，贯穿阻挡层并到达沟道层中部的沟槽，经由栅绝缘膜设置在沟槽中的栅电极，以及分别形成在栅电极两侧的源电极和漏电极。通过到达第一缓冲层的通孔中的耦合部，缓冲层和源电极彼此电耦合。由于二维电子气产生在这两个缓冲层之间的界面附近，因此半导体器件可具有增大的阈值电压以及改善的常闭特性。

公开(公告)号：CN104821340B

公开(公告)日：2019-10-15

申请号：CN201510060876.X

申请日：2015-02-05

Applicant: 瑞萨电子株式会社

Inventor： 中山达峰 ,  宫本广信 ,  冈本康宏 ,  三浦喜直 ,  井上隆

IPC: H01L29/80

Abstract: 本发明涉及半导体器件。改进了半导体器件的特性。该半导体器件被构造成在形成在衬底上方的n+层、n型层、p型层、沟道层和阻挡层之中提供穿透阻挡层并且到达沟道层的中间部分的沟槽、布置在通过栅绝缘膜的凹槽内的栅电极、形成在栅电极两侧中的阻挡层上方的源电极和漏电极。n型层和漏电极通过到达n+层的连接部彼此电连接。p型层和源电极通过到达p型层的连接部彼此电连接。包括p型层和n型层的二极管设置在源电极和漏电极之间，从而防止因雪崩击穿而造成元件破裂。

公开(公告)号：CN105261562B

公开(公告)日：2019-08-13

申请号：CN201510394333.1

申请日：2015-07-07

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直

IPC: H01L21/3205 ,  H01L29/40

CPC classification number: H01L27/0629 ,  H01L21/8252 ,  H01L23/4824 ,  H01L23/528 ,  H01L27/0207 ,  H01L27/0605 ,  H01L2924/00 ,  H01L2924/0002

Abstract: 本发明的各个实施例涉及半导体器件。抑制了由于将晶体管的漏极电极与二极管的阴极电极耦合的配线的电感而导致的在其之间的切换的速度的降低。晶体管和二极管形成在衬底之上。晶体管和二极管布置在第一方向上。衬底还包括形成在其之上的第一配线、第一分支配线和第二分支配线。第一配线在晶体管与二极管之间延伸。第一分支配线形成为在以便与晶体管重叠的方向上从第一配线分支，并且耦合至该晶体管。第二分支配线形成为在以便与二极管重叠的方向上从第一配线分支，并且耦合至该二极管。

公开(公告)号：CN103715254B

公开(公告)日：2018-10-12

申请号：CN201310462189.1

申请日：2013-09-30

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直

IPC: H01L29/778 ,  H01L29/40 ,  H01L29/872

Abstract: 通过使用化合物半导体层（沟道层CNL）形成晶体管SEL。沟道层CNL形成于缓冲层BUF之上。在其中布置晶体管SEL的漏极电极DRE、栅极电极GE和源极电极SOE的第一方向上，掩埋电极BE的至少一部分关于栅极电极GE被定位于与源极电极相对的侧上。掩埋电极BE连接到晶体管SEL的源极电极SOE。掩埋电极BE的顶端侵入到缓冲层BUF中。

公开(公告)号：CN105870116A

公开(公告)日：2016-08-17

申请号：CN201610022590.7

申请日：2016-01-14

Applicant: 瑞萨电子株式会社

Inventor： 三浦喜直 ,  宫本广信 ,  冈本康宏

IPC: H01L27/02 ,  H02M7/5387

Abstract: 本发明涉及一种半导体器件。限制了半导体器件的切换波形的振铃。例如，安置互连(L5)，其用作功率晶体管(Q3)的源极和二极管(D4)的阴极，并且还用作功率晶体管(Q4)的漏极和二极管(D3)的阳极。换句话讲，功率晶体管和与这个功率晶体管串联耦合的二极管形成在同一半导体芯片中；另外，用作功率晶体管的漏极的互连和用作二极管的阳极的互连彼此共用。这个结构使得可以减小彼此串联耦合的功率晶体管和二极管之间的寄生电感。

公开(公告)号：CN104218079A

公开(公告)日：2014-12-17

申请号：CN201410241729.8

申请日：2014-06-03

Applicant: 瑞萨电子株式会社

Inventor： 井上隆 ,  中山达峰 ,  冈本康宏 ,  川口宏 ,  竹胁利至 ,  名仓延宏 ,  永井隆行 ,  三浦喜直 ,  宫本广信

IPC: H01L29/778 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L21/28264 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/308 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/452 ,  H01L29/513 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7787 ,  H01L29/7827

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。提供一种具有改善特性的半导体器件。该半导体器件具有衬底以及其上的缓冲层，沟道层，势垒层，贯穿其间并到达沟道层内部的沟槽，经由栅绝缘膜配置在沟槽中的栅电极以及栅电极两侧上的势垒层上的漏和源电极。栅绝缘膜具有由第一绝缘膜制成并从沟槽的端部延伸至漏电极侧的第一部分以及由第一和第二绝缘膜制成并配置在漏电极相对于第一部分侧上的第二部分。能够通过减小漏电极侧上的沟槽的端部处的第一部分的厚度来降低导通电阻。