公开(公告)号：CN106328698B

公开(公告)日：2021-03-02

申请号：CN201610443307.8

申请日：2016-06-20

Applicant: 瑞萨电子株式会社

Inventor： 长田尚

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

Abstract: 本发明涉及半导体装置及其制造方法，提高半导体装置的性能。半导体装置具有与栅极电极电连接的沟槽栅极电极(TG1)和沟槽栅极电极(TG2)以及与发射极电极电连接的沟槽栅极电极(TG3)和沟槽栅极电极(TG4)。在沟槽栅极电极(TG1)与沟槽栅极电极(TG2)之间的半导体层(SLn)中，形成有多个p+型半导体区域(PR)。多个p+型半导体区域(PR)在俯视时，沿着沟槽栅极电极(TG1)的延伸方向相互空出间隔地配置。

公开(公告)号：CN111384162A

公开(公告)日：2020-07-07

申请号：CN201911347505.4

申请日：2019-12-24

Applicant: 瑞萨电子株式会社

Inventor： 长田尚

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/423

Abstract: 本公开涉及半导体器件及其制造方法。公开了具有IE型IGBT结构的半导体器件。具体地，该半导体器件包括：条状沟槽栅极、条状沟槽发射极、N型发射极层、P型基极层和P型基极接触层，该条状沟槽发射极布置为面向沟槽栅极，该N型发射极层和该P型基极层被该沟槽栅极和该沟槽发射极包围，并且P型基极接触层布置在形成在半导体衬底中的沟槽发射极的一侧上。P型基极接触层、发射极层和沟槽发射极与发射极电极共同地连接，并且沟槽发射极在半导体衬底的厚度方向上形成得比沟槽栅极更深。

公开(公告)号：CN108110001A

公开(公告)日：2018-06-01

申请号：CN201711182135.4

申请日：2017-11-23

Applicant: 瑞萨电子株式会社

Inventor： 长田尚

IPC: H01L27/082 ,  H01L29/08 ,  H01L29/423 ,  H01L29/739

CPC classification number: H01L29/0696 ,  H01L29/0619 ,  H01L29/083 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66333 ,  H01L29/6634 ,  H01L29/66348 ,  H01L29/7396 ,  H01L29/7397 ,  H01L27/0823 ,  H01L29/0843 ,  H01L29/42312 ,  H01L29/7398

Abstract: 本申请涉及半导体器件。在包括具有EGE结构的有源单元区域的IGBT的半导体器件的IE效应中实现了改进。在Y轴方向上延伸的多个混合单元区域中的每个区域具有在Y轴方向上延伸的第一沟槽电极、第二沟槽电极和第三沟槽电极、p型本体区域以及接触沟槽，所述接触沟槽设置在第一沟槽电极与第二沟槽电极之间以及第一沟槽电极与第三沟槽电极之间，以在Y轴方向上延伸并到达p型本体区域中的中点。每个混合单元区域还具有多个n+型发射极区域，其形成在位于接触沟槽与第一沟槽电极之间的半导体衬底的上表面中，以比接触沟槽浅并且在平面图中在Y方向上以规则的间隔隔开。n+型发射极区域在平面图中以交错配置来布置。

公开(公告)号：CN106328698A

公开(公告)日：2017-01-11

申请号：CN201610443307.8

申请日：2016-06-20

Applicant: 瑞萨电子株式会社

Inventor： 长田尚

IPC: H01L29/739 ,  H01L29/423 ,  H01L21/331

Abstract: 本发明涉及半导体装置及其制造方法，提高半导体装置的性能。半导体装置具有与栅极电极电连接的沟槽栅极电极(TG1)和沟槽栅极电极(TG2)以及与发射极电极电连接的沟槽栅极电极(TG3)和沟槽栅极电极(TG4)。在沟槽栅极电极(TG1)与沟槽栅极电极(TG2)之间的半导体层(SLn)中，形成有多个p+型半导体区域(PR)。多个p+型半导体区域(PR)在俯视时，沿着沟槽栅极电极(TG1)的延伸方向相互空出间隔地配置。

公开(公告)号：CN106024854A

公开(公告)日：2016-10-12

申请号：CN201610154530.0

申请日：2016-03-18

Applicant: 瑞萨电子株式会社

Inventor： 长田尚

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/739 ,  H01L21/331 ,  H01L21/28

CPC classification number: H01L29/7397 ,  H01L21/76895 ,  H01L23/535 ,  H01L27/0823 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/66348

Abstract: 本发明涉及半导体装置及其制造方法。实现了半导体装置的性能的改善。所述半导体装置包括第一沟槽栅电极以及第二和第三沟槽栅电极，第二和第三沟槽栅电极位于插入它们之间的第一沟槽栅电极的两侧上。在位于第一和第二沟槽栅电极之间的半导体层和位于第一和第三沟槽栅电极之间的半导体层中的每一个中，形成多个p+型半导体区域。在平面图中所述p+型半导体区域沿第一沟槽栅电极的延伸方向布置为彼此分隔开。