公开(公告)号：CN104752438B

公开(公告)日：2019-01-11

申请号：CN201410858393.X

申请日：2014-11-26

Applicant: 英特尔公司

Inventor： B·S·多伊尔 ,  H·W·田 ,  V·拉奥 ,  N·慕克吉 ,  R·S·周 ,  R·皮拉里塞泰

IPC: H01L27/12 ,  H01L27/32 ,  H01L21/77 ,  H05K3/30 ,  H05K3/46 ,  H05K1/02 ,  G06F1/16 ,  G09G3/20 ,  H04M1/02

Abstract: 本发明描述了一种用于柔性电子通信设备的方法和装置，尤其描述了一种柔性电子计算设备。在一个实施例中，柔性显示器形成在柔性基板上。多个电子部件附接到柔性基板。多个传导信号线形成在柔性基板上，信号线将所述电子部件电耦合到柔性显示器。

公开(公告)号：CN104603947B

公开(公告)日：2018-07-24

申请号：CN201380045108.6

申请日：2013-06-24

Applicant: 英特尔公司

Inventor： N·戈埃尔 ,  R·皮拉里塞泰 ,  N·慕克吉 ,  R·S·周 ,  W·拉赫马迪 ,  M·V·梅茨 ,  V·H·勒 ,  J·T·卡瓦列罗斯 ,  M·拉多萨夫列维奇 ,  B·舒-金 ,  G·杜威 ,  S·H·宋

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L27/092 ,  H01L21/0245 ,  H01L21/02538 ,  H01L21/823807 ,  H01L21/845 ,  H01L27/1203 ,  H01L27/1211 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/267 ,  H01L29/42392 ,  H01L29/66469 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/78696

Abstract: 一种设备包括含有具有第一晶格结构的沟道材料的器件，所述沟道材料位于由阱材料构成的阱上，所述阱材料具有匹配晶格结构，所述阱处于具有第二晶格结构的缓冲材料内，所述第二晶格结构不同于所述第一晶格结构。一种方法包括在缓冲材料内形成沟槽；在所述沟槽内形成n型阱材料，所述n型阱材料具有不同于所述缓冲材料的晶格结构的晶格结构；以及形成n型晶体管。一种系统包括具有处理器的计算机，所述处理器包括互补金属氧化物半导体电路，所述电路包括具有沟道材料的n型晶体管，所述沟道材料具有第一晶格结构，并且处于设置在缓冲材料内的阱上，所述缓冲材料具有不同于第一晶格结构的第二晶格结构，所述n型晶体管耦合至p型晶体管。

公开(公告)号：CN107636822A

公开(公告)日：2018-01-26

申请号：CN201680030630.0

申请日：2016-06-27

Applicant: 英特尔公司

Inventor： R·皮拉里塞泰 ,  P·马吉 ,  U·沙阿 ,  N·慕克吉 ,  E·卡尔波夫 ,  B·多伊尔 ,  R·周

IPC: H01L21/76 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  H01L45/00

CPC classification number: H01L45/122 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1246 ,  H01L45/1253 ,  H01L45/1273 ,  H01L45/146 ,  H01L45/1675

Abstract: 本公开内容提供用于形成电阻随机存取存储器(RRAM)器件的系统和方法。根据本公开内容的RRAM器件包括衬底和布置在其上的第一电极。RRAM器件包括布置在第一电极之上的第二电极和布置在第一电极和第二电极之间的RRAM电介质层。RRAM电介质层具有在第二电极和RRAM电介质层之间的界面处的顶部中心部分处的凹槽。

公开(公告)号：CN104813442B

公开(公告)日：2017-10-31

申请号：CN201380060570.3

申请日：2013-06-29

Applicant: 英特尔公司

Inventor： N·戈埃尔 ,  N·慕克吉 ,  S·H·宋 ,  V·H·勒 ,  M·V·梅茨 ,  J·T·卡瓦列罗斯 ,  R·皮拉里塞泰 ,  S·K·加德纳 ,  S·达斯古普塔 ,  W·拉赫马迪 ,  B·舒金 ,  M·拉多萨夫列维奇 ,  G·杜威 ,  M·C·弗伦奇 ,  J·S·卡治安 ,  S·沙蒂阿特 ,  R·S·周

IPC: H01L21/20

CPC classification number: H01L21/764 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02494 ,  H01L21/02507 ,  H01L21/02532 ,  H01L21/76232

Abstract: 实施例包括将材料沉积到衬底上，其中，所述材料包括与所述衬底不同的晶格常数(例如，Si衬底上的III‑V或IV族外延(EPI)材料)。实施例包括在沟槽内形成的EPI层，所述沟槽具有随着所述沟槽向上延伸而变窄的壁。实施例包括使用多个生长温度在沟槽内形成的EPI层。当温度改变时在所述EPI层中形成的缺陷势垒包含在所述沟槽内和缺陷势垒下方的缺陷。在所述缺陷势垒上方和所述沟槽内的所述EPI层相对无缺陷。实施例包括在沟槽内退火的EPI层，用以诱导缺陷消失。实施例包括在沟槽内形成的并以相对无缺陷的EPI层覆盖的EPI超晶格(其仍包括在所述沟槽中)。本文还说明了其它实施例。

公开(公告)号：CN104054181B

公开(公告)日：2017-10-20

申请号：CN201180075972.1

申请日：2011-12-30

Applicant: 英特尔公司

Inventor： W·拉赫马迪 ,  V·H·勒 ,  R·皮拉里塞泰 ,  J·T·卡瓦列罗斯 ,  R·S·周 ,  S·H·宋

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0676 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02603 ,  H01L21/30604 ,  H01L29/0673 ,  H01L29/1033 ,  H01L29/41791 ,  H01L29/4232 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66613 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/78 ,  H01L29/785 ,  H01L29/78696 ,  H01L2029/7858 ,  Y10S977/762 ,  Y10S977/89 ,  Y10S977/938

Abstract: 本文中描述了具有一个或多个有效纳米线和一个或多个无效纳米线的基于纳米线的全包围栅晶体管器件。还描述了制造这种器件的方法。本发明的一个或多个实施例涉及改变包括具有不同数量的纳米线的纳米线堆叠体的晶体管结构的栅极宽度的方法。所述方法包括通过分离沟道区、掩埋源极和漏极区或二者来使一定数量的纳米线无效(即从而电流不流过纳米线)。总的来说，可以通过使一定数量的纳米线无效、而保持其它纳米线为有效来改变具有多个纳米线的基于纳米线的结构的栅极宽度。

公开(公告)号：CN104603920B

公开(公告)日：2017-06-13

申请号：CN201380045269.5

申请日：2013-06-20

Applicant: 英特尔公司

Inventor： R·皮拉里塞泰 ,  S·H·宋 ,  N·戈埃尔 ,  J·T·卡瓦列罗斯 ,  S·达斯古普塔 ,  V·H·勒 ,  W·拉赫马迪 ,  M·拉多萨夫列维奇 ,  G·杜威 ,  H·W·田 ,  N·慕克吉 ,  M·V·梅茨 ,  R·S·周

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC classification number: H01L21/845 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02639 ,  H01L21/823807 ,  H01L21/8258 ,  H01L27/092 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/6653 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/775 ,  H01L29/78 ,  H01L29/785 ,  H01L29/7853 ,  H01L29/78696

Abstract: 提供了一种沟槽限定的选择性外延生长工艺，其中，在沟槽的限定内进行半导体器件层的外延生长。在实施例中，制作沟槽，使其包括设置在所述沟槽的底部的原来的平面半导体种子表面。可以使包围种子表面的半导体区域相对于种子表面凹陷，其中，将隔离电介质设置到所述半导体区域上，以包围所述半导体种层并形成沟槽。在形成沟槽的实施例中，可以将牺牲硬掩模鳍状物覆盖到电介质内，之后对所述电介质平面化，以暴露出所述硬掩模鳍状物，之后去除所述硬掩模鳍状物，以暴露出所述种子表面。通过选择性异质外延从所述种子表面形成半导体器件层。在实施例中，通过使隔离电介质的顶表面凹陷来从所述半导体器件层形成非平面器件。在实施例中，可以由所述半导体器件层来制作具有高载流子迁移率的非平面CMOS器件。

公开(公告)号：CN103563085B

公开(公告)日：2017-06-09

申请号：CN201180071330.4

申请日：2011-12-22

Applicant: 英特尔公司

Inventor： R·皮拉里塞泰

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4175 ,  H01L21/28581 ,  H01L21/32051 ,  H01L29/1029 ,  H01L29/205 ,  H01L29/41766 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66522 ,  H01L29/7391 ,  H01L29/772 ,  H01L29/7783

Abstract: 本公开内容涉及微电子器件的制造，该微电子器件具有形成在其中的至少一个负微分电阻器件。在至少一个实施例中，可以利用量子阱来形成所述负微分电阻器件。本说明书的负微分电阻器件的实施例可以达到高的峰值驱动电流以实现高性能，并且可以达到高的峰谷电流比以实现低功耗和噪声容限，这允许它们用于逻辑和/或存储器集成电路。

公开(公告)号：CN106170867A

公开(公告)日：2016-11-30

申请号：CN201480076339.8

申请日：2014-03-28

Applicant: 英特尔公司

Inventor： B·舒-金 ,  G·杜威 ,  V·H·勒 ,  J·T·卡瓦列罗斯 ,  M·拉多萨夫列维奇 ,  R·皮拉里塞泰 ,  H·W·田 ,  N·慕克吉 ,  S·达斯古普塔

IPC: H01L29/78 ,  H01L21/336

Abstract: 描述了具有选择性再生长顶部接触部的垂直型半导体器件以及制造具有选择性再生长顶部接触部的垂直型半导体器件的方法。例如，半导体器件包括具有表面的衬底。第一源极/漏极区设置在所述衬底的表面上。垂直沟道区设置在所述第一源极/漏极区上，并且具有与所述衬底的表面平行的第一宽度。第二源极/漏极区设置在所述垂直沟道区上，并且具有与所述第一宽度平行并且大体上大于所述第一宽度的第二宽度。栅极叠置体设置在所述垂直沟道区的部分上并完全包围所述部分。

公开(公告)号：CN103270599B

公开(公告)日：2016-08-03

申请号：CN201180062124.7

申请日：2011-12-07

Applicant: 英特尔公司

Inventor： A·S·默西 ,  G·A·格拉斯 ,  T·加尼 ,  R·皮拉里塞泰 ,  N·慕克吉 ,  J·T·卡瓦列罗斯 ,  R·科特利尔 ,  W·拉赫马迪 ,  M·Y·刘

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0676 ,  H01L21/02532 ,  H01L21/28512 ,  H01L21/28525 ,  H01L21/3215 ,  H01L21/76831 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0615 ,  H01L29/0847 ,  H01L29/086 ,  H01L29/165 ,  H01L29/167 ,  H01L29/36 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/456 ,  H01L29/4966 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/66931 ,  H01L29/7785 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7833 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

Abstract: 公开了用于形成具有高浓度硼掺杂锗的源极和漏极区的晶体管器件的技术。在一些实施例中，在源极和漏极区及其对应的尖端区中使用选择性外延沉积提供原位硼掺杂锗，或者可替换地，覆盖有重硼掺杂锗层的硼掺杂硅锗。在一些此类情况下，锗浓度例如可以超过50原子%，并高达100原子％，硼浓度例如可以超过1E20cm-3。提供分级的锗和/或硼浓度的缓冲部可以用于更好地连接不同的层。在不使尖端陡度降级的情况下，在外延-金属分界面的掺杂在锗中的硼的浓度有效地降低了寄生电阻。这些技术例如可以体现在平面或非平面晶体管器件中。

公开(公告)号：CN105493251A

公开(公告)日：2016-04-13

申请号：CN201380078868.7

申请日：2013-09-27

Applicant: 英特尔公司

Inventor： J·T·卡瓦列罗斯 ,  M·拉多萨夫列维奇 ,  M·V·梅茨 ,  H·W·田 ,  B·舒-金 ,  V·H·勒 ,  N·慕克吉 ,  S·达斯古普塔 ,  R·皮拉里塞泰 ,  G·杜威 ,  R·S·周 ,  N·M·泽利克 ,  W·拉赫马迪

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7848 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/20 ,  H01L29/267 ,  H01L29/66545 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

Abstract: 本发明描述了具有多层柔性衬底的非平面半导体器件以及制造这种非平面半导体器件的方法。例如，半导体器件包括布置在半导体衬底上方的半导体鳍状物。半导体鳍状物具有由第一半导体材料组成的下部部分以及由第二半导体材料组成的上部部分，该第一半导体材料具有第一晶格常数(L1)，该第二半导体材料具有第二晶格常数(L2)。包覆层布置在半导体鳍状物的上部部分上，而非下部部分上。包覆层由具有第三晶格常数(L3)的第三半导体材料组成，其中L3>L2>L1。栅极叠置体布置在包覆层的沟道区上。源极区/漏极区布置在沟道区的两侧上。