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公开(公告)号：KR1019970055482A
公开(公告)日：1997-07-31
申请号：KR1019950057009
申请日：1995-12-26
Applicant: 삼성전자주식회사
Inventor： 김학재
IPC: H03K19/00
Abstract: 사용자의 필요에 따라 구동 능력을 적절히 조절할 수 있는 개선된 반도체 장치의 출력 버퍼가 개시된다.
본 발명에 따른 출력 버퍼는 제1동작 전압(Vcc)과 제2동작 전압(Vss)과의 사이에 직렬로 접속된 제1피모오스 트랜지스터와 제1엔모오스 트랜지스터, 상기 피모오스 트랜지스터를 제어하는 낸드 게이트, 그리고 상기 엔모오스 트랜지스터를 제어하는 노아 게이트를 구비하는 반도체 장치의 출력 버퍼에 있어서, 제1동작 전압(Vcc)과 제2동작 전압(Vss)과의 사이에 직렬로 접속되며, 그의 접속점이 상기 제1피모오스 트랜지스터와 제2엔모오스 트랜지스터의 접속점에 접속되는 제2피모오스 트랜지스터와 제2엔모오스 트랜지스터; 사용자에 의해 설정되는 바이너리 값을 저장하는 제1과 제2의 레지스터; 제1출력 인에이블 신호, 데이터 신호, 그리고 상기 제1레지스터에 저장된 바이너리 값을 낸드 연산하여 상기 제2피모오스 트랜지스터의 게이트에 제공하는 제2낸드 게이트; 및 제2출력 인에이블 신호, 데이터 신호, 그리고 상기 제2레지스터에 저장된 바이너리 값을 노아 연산하여 상기 제2엔모오스 트랜지스터의 게이트에 제공하는 노아 게이트를 포함함을 특징으로 한다.
본 발명에 따른 출력 버퍼는 여분의 피모오스 트랜지스터와 엔모오스 트랜지스터의 쌍을 구비하고, 각각의 트랜지스터를 사용자에 의해 설정된 값을 저장한 레지스터에 의해 인에이블시킬 수 있게 함으로써 필요에 따라 구동 능력을 조절할 수 있는 효과를 갖는다.-
公开(公告)号：KR1019940008807B1
公开(公告)日：1994-09-26
申请号：KR1019910018104
申请日：1991-10-15
Applicant: 삼성전자주식회사
Inventor： 김학재
IPC: H04N7/08
Abstract: Automatic correction timer system using teletext includes a transmitter for transmitting a teletext image signal by coding an encoded signal of character information and an image signal within a vertical blanking period of the image signal, and a receiver for receiving the teletext image signal from the transmitter, decoding multiplexed character information among the teletext image signals, detecting time information, and substituting current time for time information, thereby automatically correcting accurate time information.
Abstract translation: 使用图文电视的自动校正定时器系统包括：发送器，用于通过对图像信号的垂直消隐期间内的字符信息的编码信号和图像信号进行编码来发送图文信息图像信号;以及接收器，用于从发送器接收图文电视图像信号， 在图文电视图像信号之间解码多路复用字符信息，检测时间信息，并将当前时间替换为时间信息，从而自动校正准确的时间信息。
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公开(公告)号：KR1019940010526A
公开(公告)日：1994-05-26
申请号：KR1019920019480
申请日：1992-10-22
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 반도체 장치를 갖는 시스템의 출력을 외부로 전송하도록 PMOS 및 NMOS 소자 구성의 버퍼와, 이 버퍼를 동작 제어하기 위해 상기 시스템으로부터 반전된 출력 인에이블 신호와 출력 모드선택 신호 및 전달한 출력 데이타 신호의 논리합된 제어신호가 상기 버퍼의 PMOS 게이트 단자에 인가되고, 비반전된 인에이블 신호와 데이타 신호가 상기 버퍼의 NMOS 게이트 단자에 인가되도록 이루어진 제어신호 생성수단으로 구성됨을 특징으로 하는 반도체 장치를 위한 출력버퍼회로에 관한 것.
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Patent Agency Ranking
公开(公告)号：KR1019900005213B1
公开(公告)日：1990-07-21
申请号：KR1019870007690
申请日：1987-07-15
Applicant: 삼성전자주식회사
Abstract: An excess light compression circuit has a main AGC circuit (20) and R, G, B channel knee amplifying circuits (30,40,50). The main AGC circuit comprises a system blanking section (1) for eliminating noised during retrace period, a mixing amplifying section (2) for mixing noise-eliminated R, G, B image signals, a AGC amplifying section (3) for amplifying mixed image signal, a DC clamper section (4) for controlling slope by adding/subtracting the clamping direct current to the output of the DC clamper section, a AGC detector (5) for detecting AGC voltage from the output of the DC clamper section, and a buffer amplifying section (6) for selecting/ amplifying the output of the manual slope amplifying section (7).
Abstract translation: 多余的光压缩电路具有主AGC电路（20）和R，G，B通道拐点放大电路（30,40,50）。 主AGC电路包括用于在回扫期间消除噪声的系统消隐部分（1），用于混合噪声消除的R，G，B图像信号的混合放大部分（2），用于放大混合图像的AGC放大部分（3） 信号，用于通过将钳位直流电流加/减来直流钳位器部分的输出来控制斜率的直流钳位部分（4），用于从直流钳位器部分的输出检测AGC电压的AGC检测器（5） 用于选择/放大手动斜率放大部分（7）的输出的缓冲放大部分（6）。
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公开(公告)号：KR1019890004993B1
公开(公告)日：1989-12-04
申请号：KR1019860009180
申请日：1986-10-31
Applicant: 삼성전자주식회사
IPC: G06F7/10
Abstract: The circuit includes a gate (11) for transmitting starting signal when an OR gate (12) receives PEREN and first clock (T1), for inputting data in data bus and for cutting data bus at no EREN singal, a gate for transmitting latched data at every first clock, a priority encoding test logic circuit (18) for transmitting a certain logic state during one period of the first clock which appears first time from MSB or MLB of latched data, a gate (20) for transmitting tested signal as a bit clear signal by second clock which is delayed less than one period of first clock, and a gate (23) for generating priority encoding quitting signal when data corresponding to a certain logic in number are transmitted.
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